JPS5886625A

JPS5886625A - バス争奪制御方式

Info

Publication number: JPS5886625A
Application number: JP18494881A
Authority: JP
Inventors: Kenji Hibi; 健二日比
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-11-18
Filing date: 1981-11-18
Publication date: 1983-05-24
Also published as: JPH0230533B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はパス争奪制御方式に関する。

！ロセツサユニット（ＣＰＵ）　、メモリユニット、各
種入出カニニットで構成されるデータ処理装置において
は、通常、共通の信号線（以下パスと称する）を用いる
ととＫより、各ユニット間でデータの交信が行なわれる
。

上記データ処理システムにおいて、データの交信に先立
ち、各ユニットはパスの使用権を得るため、パスに接続
される各井ニット間でパスの争奪が行なわれる。通常、
ノ苛ス争奪はパスとは別の信号線を用いて行なわれ４−
０従来、データ処理装置における同一レベルの外部割込み
に対するサービスの優先順位は、ＣＰＵからみた物理的
な位置づけによシ決定される、所細ディジ？−チェイン
による方式が一般的である。

このディジーチェインによるパス争奪の方式につき、第
１図を用いて簡単に説明を行う０図において、１１〜１
７はパス争奪を行うｑ！ｒｉニットを示し、各ユニット
は、パス要求出力用端子ＢＲＯと、自身より優先度の高
いユニットのパス要求信号を受信するＢＲＩ端子を持つ
。各ユニット１１〜１１のＢＲＩ端子とＢＲＯ端子ｉ信
号機１８で接続される。各ユニット１１〜１１は、パス
要求を行う場合、自身のＢＲＯ端子をレベル＠Ｏｍとす
る。ｔた、自身がノ々ス要求を行なわない場合には、Ｂ
ＲＩ端子の入力状態をそのままＢＲＱ端子に出力する。

パス要求を行なったユニットはＢＲＩ端子の入力がレベ
ル１０”でないときにパスの使用権を得たものと判断す
る。即ち、パスに接続される各ユニットは以下に示すロ
ジックを持つ。

ＢＲＯ出力出力内ＲＩ入力）へ（自身の・童ス要求）〕
々ス使用権＝（ＢＲＩ入力″１”）へ（自身が・りを要
求中）上記、！３ＲＯ出力、・クス使用権の判定は各ユ
ニット１１〜１７共通のタイずングで行なわれる。

共通のタイミングを作る為にクロック信号又は特別な信
号等が使用される。

しかしながら上記従来例によれば、最上位優先度のユニ
ット１１が出力したパス要求は中間のユニット１２〜１
６を介して蟻下位のユニット１１に到達する為、信号伝
播の遅れが大きい。

そのため、大規模な構成で且つ高速性を要求されるシス
テムにおいては使用できないという欠点があった。

第２図は第１図の改良例である０図において、２１〜２
１はパス要求を行なうユニット、２０１〜２０５は各ユ
ニット２１〜２５が出力する／４ス要求信号を伝える信
号線、１１１〜２１５は２人力〜６人力のアンドダート
である。各ユニット２１〜ｚｒはｎｎｏ端子Ｌｂノ４ス
要求（レベル″″Ｏ”）を出力し、ＢＲＩ端子の入力を
チェックしレベル″″１”であれば、パス使用権を得た
と判断する。即ちノ４スに接続される各ユニットは以下
に示すロジックを有する。

ＢＲＯ出力出力内分のパス要求）パス使用権＝（ＢＲＩ入力が“１″）へ（自分が・譬ス
を要求中）但し・”Ｒ０出力・パ二便用＠０判定は各−
°′ト共通のタイミングで行うものとする。

ところで第２図に示した従来例によれば、例えばユニッ
ト２１がパス要求を行った場合、ＢＲＯの出力信号はア
ンドダート１１１〜２１５を介して下位のユニット２２
〜２１のＢＲＩ端子に入力される。即ち第１図に示し九
従来例に比較してノ童ス畳求は各ユニット２１〜２１に
対し、ｒ−）−検分の伝播遅れで入力されるため、高速
のパス争奪が可能となる。しかしながら、この方式によ
ればｎ個のユニットを接続する為には、ｍｓ目のユニッ
トにｎ−１人力のアンドｒ−トカ必要でＴｏ９、且つ、
各ユニットを結ぶ信１＝１多い場合、各ユニットの回路及び配線が複雑になると言
う欠点が６つえ、％に一般に市販されて馳るＩＣを使用
する場合、８人力のナンドｙ−トが入手可能な最大のも
の・である為、接続ユニット数を９以上にすることが困
難であった。この為接続ユニット数の大きいシステムに
おいては、第１図と第２図に示した従来例を組与合わせ
て使用し、ノ々ス争奪のタイミングに関し伝播遅れ時間
を見込んで遅くする等の方法が採られていた。

本発明は王妃事情に基づいてなされ丸ものであシ、パス
を使用する各ユニットをグループ分け（複数のブロック
）シ、このプロとり関ならびにブロック内のそれぞれに
１優先度の高いユニットの出力するパス要求が優先ｆＱ
低い全てのユニットに供給される様にｔ４ス争奪制御の
だめの信号線を布線し、両信号線を利用してパスの使用
権制御を行なうことＫよシ、接続ユニット数の多い大規
模なデータ処理システムにおいても簡単なロジックで高
速なノ苛ス争奪制御を行い得るパス争奪制御方式を提供
することを目的とする。

以下＃Ｉ３図以降を使用して本発明に関して鮮明に説明
を行う。

ｔｓａ図は本発明を実現するデータ処理装置の構成を示
す！ロック図である。図において、３１〜３１はパス（
図示せず）を使用する各ユニットであり、各ユニット３
１〜３１は自身のｉ４ス要求を出力する端子ＢＲＯ，と
自身より優先度の高いユニットのパス要求が入力される
端子ＢＲＩを持つ。信号ラインｓｏｉ〜３０６は各ユニ
ットＪ１〜３６におけるＢＲＯ端子より出力されるパス
要求信号線であ〉、それぞれアンドダートｘｚｉ、ｓｘ
ｚ、ｓｚｓを介して次段に位置するユニットのＢＲＩ端
子に供給される・上記各ユニット３１〜３１は３つのゾ
ロツクに区分され、！ロック内、更ＫＦｉブロック関で
／４ス争奪制御がなされる４のである。即ち、上記各ユ
ニットはＪ１〜ｓｚ、ｓｓ〜３５，１ｇのブロックに区
分される。（それぞれＢｌ、８２゜Ｂ３で図示されてい
る）３１１〜３１６はドライバであって、各ユニット３
７−ＪｇＯＢＲＯｆｉ子上り出力されるパス要求信号が
印加される。

このドライバ３１１〜３１゛６出力はブロック毎にワイ
ヤードオア接続される。即ち、ドライバ３１１〜３１３
（ブロック１）出力は信号ツイン３２１へワイヤードオ
ア接続され、アンドダート：４２４の一方の入力端子へ
、そして、ドライ／４３１４〜３１６（ブロック２）出
力は信号ラインＪＪＪヘワイヤーｔオア接続され、上記
アンド？−ト３’２４の他方の入力端子へ供給される。

上記信号ライン３１１は、他にブロック２におけるユニ
ット３４０ＢＲＩ端子も接続される。

上記信号ライン３２１上を伝播する信号は、ドライノ譬
３１１〜３１Ｍ出力のワイヤードオア信号であって、従
ってＰツイ／？　Ｊ　Ｉ　Ｊ〜１１Ｂノイスレか１個で
もレベル１０”Ｋなると伝播する信号はレベル′″０”
となる、ｔた、ライン３２２上を伝播する信号はドライ
ノ脅３１４〜３１６出力のワイヤードオア信号であって
、従ってドライバ１１４〜１１ｇのいずれか１個でもレ
ベル″Ｏ”Ｋな・ると伝播する信号線レベル１０”とな
る。

つｔ６、ドライＩ譬３１１〜Ｓ１σは３人力のアンドｒ
−）と同等の機能を持つ。

第４図、第５図は本発明の実施例を示す、それぞれ、各
ユニットが挿入されるカードケージのパックノ４ネル布
線図、各ユニットのパス争奪の丸めの内部回路構成を示
す０図に示す破−４１〜４りは各ユニットを示し、ａ−
ｆは各ユニット４１〜４＃の入出力端子を・印がｍカ端
子を、・印が入力端子を示す。また−４０１〜４０９社
各ユニット４１〜−４ｇの出力端子と入力端子を結ぶ信
号線を示す。尚、図面左端のユニット４１が最高優先馴
位を持ち、右端のユニット４＃が最低優先頴位會持りも
のとする。一方、５ｓＦｉ５人力のナンドダートであっ
て、インＩ者−夕５２を介してＤタイグフリツｆ７０ツ
ブｓ　ｔｏｏ入力端子に供給される＠１１．５４ｆｌｔ
、オーグンコレクタタイグのイン−ぐ一夕である。ｓｓ
、ｓｉは上述したＤタイプフリップ７０ツ！、また信号
ツイン５０６を伝播するクロックは各ユニット共通に使
用される。

ＪＩ６図は＠Ｓ図に示し九゛実施例の＃ｈ作を説明する
タイミングチャートであって、各番号は第５図のそれと
対応する・以下、第３図以降を使用して本発明の動作に関し詳細に
説明を行う。

第３図において、ユニットＪ１１．１２．１８を８１の
ユニット、ユニットｓ４．ｓｘ、ｘｉをＢ２のユニット
、ａｙを１３のユニットと称する。

また、各ブロック中の接続信号線（Ｂ１で酸ライン３０
１と３０１．１２で紘ライン３１１４と５ｏｓ）をＬｌ
の信号線、ｆａミッタＯＩＩ続信号線（ラインＳＸＸと
−３２２）をＬ２の信号線と称する。各ユニット３１〜
ｓｙＢノ臂ス要求端子ＢＲＯと自分より優先度の高いユ
ニットのパス要求を受信する端子ＢＲ１を有すｂことは
上述し九とお夛である。

各エエッ）ＪＪ〜１ｒは共通のタイ建ングに従ってパス
要求及びノ青ヌ便用権の確立を行うものとする、即ち、
パス要求を行う場合、各ユニット３１〜Ｓ１はＢＲＯ出
力を一定のタイミングでレベル″″０”とし、一定のタ
イミングの後にＢＲＩ端子入力をチェックし、レベル″
″ｌ”ならパスの使用権を得たと判断するものとする。

今、各ユニット３１〜３１が同時にパス要求を発し九場
合を例にとって説明する。このとき、ユニット３１のＢ
ＲＯ出力は、ライン３ｏ１、アンド’ｙ”−トｓｘｘを
介してユニット３２．３３に伝播される。一方、ユニッ
ト３１，３２．３３のＢＲＯ出力は、ドライバ３１１．
３１２．３１３を介し、ライン３２１上でワイヤードオ
アされ、Ｂ２におけるユニット３４〜Ｓ１へ伝えられる
。

これによシ、ユニット３２〜３１のＢＲＩ入力はレベル
＠″０’　Ｋなるため、ユニットＪＪのみがパスの使用
権を得ることになる。

上記例において明確な様に、・奇ス要求信号はＬｌの信
号線によってブロック中に伝えられ、Ｂ２の信号線によ
ってブロック間を伝えられる・即ち、ブロック中の優先
度はＬｌの信号−で、ブロック間の優先度はＢ２の信号
線で定められる。

上記方式の具体的実施例を第４図、第５図に示す。

第４図は各ユニットが挿入される各カードケージのパッ
クノ量ネルノ？ターンを示すものであシ、図中、４０１
．４０１は第３図における３０１゜３０２に対応し、４
０２は３２１に、４ｏ５゜４０＃はＦｅ２．３０Ｍに４
０４は３２２にそれぞれ対応する。

第５図は各二二ツ）Ｋおける内部回路構成図である。パ
ス要求は、フリッグフロッｆｌｓにユニット内′部で発
生するパス要求ｓａｇが全ユニット共通のクロック５０
＃によシラッテされることで開始される。７リツグ７ｐ
ツｆａｌｌがセットされることによシ・寸ス要求信号出
力１・ｄはそれぞれレベル″″０”Ｋなる０次のり四ツ
クの立ち上シにおいて、入力端子ｂ−ｅ−ｅ−ｆの入力
（自身より優先度の高いユニットの・譬ス要求信号）が
、レベル１１１で、且つツリッグフロツｆ５５がセット
していれば、即ち、自身がパス要求を発していれば７リ
ツグ７０ツグ５６がセットし、パスの使用権が得られた
ことを示す信号５１０がレベル′″ｌ”となる、同時に
、７リツｆ７０ツｆｉｌはリセットされ、パス要求出力
はレベル′″ｌ”となる。

上記動作は第６図に示したタイミングチャートによ〕理
解されよう。

以上はｉ、４ス要求信号を２レベルとした場合について
説明したが、他の実施例として３レベルとじ九場合につ
き、第７図、第８図を用いて説明を行う。

第７図、第８図は本発明の他の実施例を示す。

それぞれ各ユニットが挿入されるカードケージのパック
・中ネル布線図、各ユニットのパス争奪のための内部構
成回路を示す０図に示す破線１１〜＃２は挿入される各
ユニットを示し、ａ〜１は各ユニット１１〜ＳＺＯ入出
力端子を、７１１〜ｒｚｉは上記入肛力端子を結ぶ信号
線を示す。

を九、Ｂ１〜Ｂ４は各ブロックを、Ｌｌ−Ｂ３はビペル
を示す。また、９１は５人力のナンドｒ−）であって、
インバータ９ｊを介してＤタイｆ７リツグ７０ッグ９１
のＤ入力端子に供給される。

９−３．９４．９５はオープンコレクタタイ！のインバ
ータであって、Ｄ★イグフリッｆ７０ッゾ８６のＱ出力
を反転出力する。尚、ｆｉｇ、９ｆｌは上述したＤタイ
プ７リツｆ７０ッグ、信号ライン９０１を伝播するクロ
ック越谷ユニット共通に使用される。

第７図の実施例において、信号線７１３゜１２２はＢ１
と８２．Ｂ３とＢ４の間の優先度をそれぞれ定め、Ｂ３
の信号線がＢｌ、Ｂ２とＢ３．Ｂ４の中の優先度を決め
る。

第８図祉各ユニットのパス争奪のための内部回路構成を
示す、ところで、第５図に示した実施例との差異はパス
要求出力用のイン、パーク９５が１個増えたのみであっ
て、基本１的な構成動作は変らない丸め、こζでの説明
祉省略する。

上述し先様゛に１、本発明方式においては、あるユニッ
トの出力したノ寸ス要求信号は、より優先ＫＯ低い全て
の二”二ツ）Ｋｆｆ−）１段分のみの遅れで伝播される
丸め従来よシ高速化される。

また、各ユニット間の配線及び各ユニットが人力する必
要のある信号数も第２図に示した従来例と比較して、は
るかに少くて済む、従って配線ならびに回路展敷の減少
に結びつく・　　＜、、　、−５本発明方式によれば、
各ユニットのパス争奪゛回路で受信する必袂のある信号
線数は以下の式％式％Ｌｉ；レベル量に属するユニット数、またはブロンク数ｎ；レベル数Ｕｍａｘ　：接続されるユニット数第７図に示した実施例を例にとれば、Ｕｍａｘ；１１Ｌ
１におけるユニット数は３１．Ｌ２は２１１ｉ１のブー
ツク、Ｌ３は２個のレベル２０ノロツクからなる・従っ
て、Ｌｌ；３．Ｌ２：２．Ｌ３：２で各ユニットは（３
−１）＋（２−１）＋（２−１）−４本の信号を受信す
れば良い。

一様のシステムを第２図に示した従来例で構成した場合
、１２誉目の工′エツトは１１本の信号を入力しなけれ
ばならない丸めその丸めの回路及び配線が複雑になる。

本発明方式を用ｉれば、ＩｉＩ！！ユニット数に合わせ
てユニットのブロック化を行うことＫよシ厳適の設計を
行なえる０例えば１００個のユニットをパスに接続する
場合、２レベルのブロック化（ＩＯＸＩＯ）を行なえば
、各ユニット線１８人力（９＋９　）が必要、３レベル
のブロック化（１０Ｘ２Ｘ５）を行なえば、各ユニット
は１４人力（９＋１＋４）が必要、４レベルのブロック
化（２ｘ５ｘ２Ｘ５）を行なえば、各ユニットは１０人
力（１＋４＋１＋４）が必要となる。災に、７レベルの
ブロック化（２Ｘ２Ｘ２Ｘ２Ｘ２Ｘ２Ｘ２）を行なえば
各ユニットは７本の信号を受信するだけで済むＯ以上説″明の如く本発明によれば、ノ９ス簀求信号が接
続ユニットの数に関係なくダート１段分のディレィで隣
接する各ユニットへ伝播される丸め高速のノ奇ス制御が
可能となる。ま九、Ｉｍ続ユニツＦ数が多い場合であっ
ても適当な！ロック分けによ少、各ユニットを構成する
回路ならびにユニット間の配線が従来例と比べて簡略化
できる。

【図面の簡単な説明】

第１図、第２図は従来のパス争奪方式を採用したデータ
処理装置の構成例を示す図、第３図は本発明のパス争奪
制御方式を採用したデータ処理装置の構成例を示す図、
第４図゛、第５図社本発明の実施例を示し、それぞれ各
ユニットが挿入されるカードケージのパック／中ネル布
融図、各ユニットのパス争奪のための内部回路構成を示
す、第６図は第５図の動作を示すタイミングチャート、
第７図、第８図は本発明の他の実施例を示しそれぞれ各
ユニットが挿入されるカードケージの・々ツク・母ネル
布線図、各ユニットのパス争奪のための内部回路構成図
を示す・３１〜３１・・・ユニツ）、１７．＃７・・・
ナンドデート、５Ｂ、Ｓ４．９＃、Ｉｎ２，９ｊ・・・
インノぐニタ（オーブンコレクタ）、ｌ　ｌ　−ａ　’
　＃ｔ）６，９Ｆ・−Ｄタイプフリツ！フロッ！、３１
１〜３１６・・・ドライノ々、１１１．３：１１４・・
・アン）Ｐダート。

Claims

【特許請求の範囲】

（１）　　複数のユニットが共通のノ々スを介して接続
され、このノ考スを介してユニット間のデータの交信が
なされるｒ−夕処理装置において、上記ユニットをグル
ーグ化して複数のブロックを構成し、上記データ処理装
置は、上記各ブロック内において優先度の高いユニット
の出力するパス要求がよシ優先度の低い全てのユニット
に供給される如く配線された第１の／４ス争奪制御線な
らびに上記ブロック間において優先鼠の高いプロ゛ツク
の出力するノ々ス要求がよシ優先度の低い全てのブロッ
クに供給される如く配線され九第２の・譬ス争賽制御線
を持ち、・童スに接続された各ユニットは上記第１と第
２の／４ス争奪ｌｌ１ｊ御線を使用して／４スの使用権
争奪を行うことを４１黴とするノ４ス争奪制御方式。
（２）複数のブロックによシ更にブロックｆＩＩ＃を構
成し、上記データ処理装置はこの！ロック群間でより優
先度の高い！レフ２群の出力する・寸スー要求がよシ優
先度の低い全ての！レフ２群に供給される如く配線され
九′第３のパス争奪制御線を持ち、パスに接続された各
ユニットは上記第１〜第３のパス争奪制御線を使用して
パスの使用権争奪を行うことを特徴とする特許請求の範
囲第１項記載のｔ４ス争争奪制御式。