JPS59101924A - セツト／リセツト・ラツチ回路 - Google Patents

セツト／リセツト・ラツチ回路

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JPS59101924A
JPS59101924A JP58146795A JP14679583A JPS59101924A JP S59101924 A JPS59101924 A JP S59101924A JP 58146795 A JP58146795 A JP 58146795A JP 14679583 A JP14679583 A JP 14679583A JP S59101924 A JPS59101924 A JP S59101924A
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    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明はマルチ・レベル・カスコード電流スイッチ論理
回路に関し、更に詳細に言えば、このような論理回路で
笑施されたセット／リセット・ラッチ回路に関する。
〔従来技術〕
ＶＬＳ　Ｉ技術の出現によって、半導体チップに設けら
れるトランジスタ素子の数が著しく増大したが、素子数
したがって回路数の増大は２つの問題を生じた。１つは
電力消費の問題である。ＶＬＳＩ　。
チップによって消費される電力は熱に変換されるから、
チップを満足的に動作させるためには、熱を発散させた
り発熱を制御したりする必要がある。
従来技術では、米国特許第３４４６９８９号に示される
ようなマルチ・レベル・カスコード紙流スイッチ（ＣＣ
Ｓ）技術を用いることによって電力を低減させ５ること
が知られている。ＣＣ８論埋では、基本の論理ツリー（
ｌｏｇｉｃ　ｔｒｅｅ　）は複数のレベルを有し、各レ
ベルが何個かの基本セルを含む。カスコード・エミッタ
結合論理（ＣＥＣＬ）と呼ばれる１つの知られている構
成では、基本セルはエミッタを共通結合して入力端子と
する１対のバイポーラ・トランジスタよりなる。第１の
レベルのセルの入力端子はその論理ツリーのための′電
流源に接続される。他のレベルのセルの入力は前段のセ
ルの１対の出力端子のうちの１つに接続される。セルは
更に夫々のセル・トランジスタのベースよりなる２つの
制御入力端子を含む。２つの制御入力端子に夫々真およ
び補の形の論理入力信号が印加される場合、このシステ
ムは差動ＣＣ５（ＤＣＣ８）あるいはダブル・レール（
ｄｏｕｂｌｅ　−ｒａｉｌ　）型のシステムと呼ばれる
。ある実施では、一方のｉｂｌ制御入力に基準信号が供
給され、他方の制御間１人力には真の形の論理信号が供
給される。セルの２つの出力端子は論理ツリーの次の上
位のレベルの異なったセルに接続される。
論理ツリーに選択されるレベルの数は実施される論理の
複雑さに依存して２〜８個に変わりつる。
ツリーの夫々の出力は負荷抵抗を介して電源に接続され
、１つの負荷抵抗は最終レベルの谷セルの谷出力端子と
関連づけられる。電流源と負荷抵抗との間には１つの′
電流路しかつくられない。とい５のは、谷レベルでは、
１つのセルにしか削のレベルからの′祇派か供給されず
、またそのセルも次のレベルの１つのセルにしか電流を
供給しないからである。論理的にいえば、直列に接続さ
れたＮ個のカスコード・セルはｗ　Ｎ　ｌ入力ＡＮＤゲ
ート、または例えばＩＮ”入力バリティ・チェック回路
のようなもつと複雑な機能を表わす。その論理構成は初
期のデータ処理機械で用いられていたリレＭｌｉｊｌ埋
構成と多くの点で類似し、相違点は、セルへの入力信号
の′電圧レベルがそのセルの位置する論理ツリーのレベ
ルに依存することである。したがって、同じ論理レベル
にある異なった信号は同じ電圧レベルを持つ必要がある
。
回路数の増大に伴うも５１つの問題は、チップの個性化
の後に、即ち、特定の回路機能７行なうようにプログラ
ムし回路を形成した後に、このように形成された回路累
子または回路をテストする問題である。現在では、チッ
プ上の各回路をテストするように動作するシステムが用
いられている。
このテスト技術は、レベル・センシティブ・スキャン・
デザイン（ＬＳＳＤ）テストと呼ばれているが、これに
関する説明は例えば米国特許第６７８６２５４号、同第
３８０６８９１号、及びＩＢＭＴｅｃｈｎｉｃａｌ　Ｄ
ｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ、　Ｖｏｌ、２
２゜Ｎｏ、　８Ｂ、　Ｊａｎｕａｒｙ　１９８０、第３
６６０頁に見られる。このようなテスト・システムの基
本はシフト・レジスタ・ラッチ（ＳＲＬ）　　対あるい
は段を形成する１対の組合わされたラッチＬ１およびＬ
２を設けることである。カスコード電流論理に対してＬ
ｓｓＤテストｖ行なう場合は、シフト・レジスタ・ラッ
チ対のＬ１ラッチおよびＬ２ラッチに対して別々の電流
源を設けるのが普通のやり方であった。このようなやり
方に対する改良として、本出願人は、Ｌ２ラッチに対す
る電流源を除去しＬ２ラッチな対果的にＬ１ランチと併
合して同じ電流源を用いるようにした技術を提案してい
る。
この提案は、この分野ではｌ極性保持ラッチ脣と呼ばれ
る双安定回路を用い、この双安定回路は基本的には、各
クロック・インターバルでデータ（例えば−１評または
”ｏ’　）を取込むように働く。しかし場合によっては
、極性保持ランチの働きが適正でなく、クロック・パル
スおよび１１Ｍデータ・パルスに応答して“０′状態か
ら“１”状態ヘスイツチされる回路が、他のクロック・
パルス信号がその回路に印加されても、リセットされる
まで′１″状態を続けることがある（この機能は意識的
にエラー状態あるいは割込み信号の記憶に用いられるこ
とがある）。このような双安定回路は、その内容を適当
な時間にクリアできるようにするため　ＩＱ“状態ヘリ
セットできる必要がある。このような特性を有する双安
定回路は一般にセット／リセット・ラッチと呼ばれる。
ＬＳＳＤテストのためのＬ１／Ｌ２シフト・レジスタ・
ラッチ対のＬ１ランチとしてセット／リセット・ラッチ
を用いた場合は、このラッチにシステム・テ−夕および
スキャン・データの両方を選択的に入れるために特別の
手段を設ける必要がある。
カスコードｍ、１Ｊｉｉ）スイッチ（ＣＣＳ　）　論理
でラッチの論理を実施する場合は、追加のＬＳＳＤテス
トのだめの論理項を実施する論理と既存の電流スイッチ
論理とを協働させる必要がある。この場合、追加のＬＳ
ＳＩ）ＩＩＵ能を実施するために追加される論理レベル
はそのチップに選択した予定の論理レベル数以上に論理
レベルの数を増やさないことが必要である。一般に、論
理ＡＮＤ機能の場合、電υ１毛スイッチ技術では異なっ
たレベルの電流スイッチか直列に接続される〃＼も、電
流スイッチ技術で実施した論理ＡＮＤ機能に１つの入力
項を追加すると論理レベルが１つ増える。チップに選択
した予定の論理レベルの数が比較ｌ」つ小さい場合、従
来は、−理機能の追加の際に問題が生じた。
本発明の１つの特徴は、このような論理レベルの数の問
題を生じることなく、電流スイッチ論理にお℃・て、Ｌ
ＳＳＤ機能のような付加的な機能をＬ１型またはＬ２型
のラッチに追加することである。
ＬＳＳＤテスト技術では’ＢクロックーがＬ１ラッチの
状態に関係なくＬ２ラッチの状態を制御する、即ち、ス
キャン・データを直接Ｌ２ランチへ挿入しそこにラッチ
するラッチ機能があるが、従来は、電流スイッチ技術で
このようなラッチ機能を簡単に実現できなかった。
直流スイッチ論理で実施する場合は、Ｌ１ランチのセッ
ト／リセット・マスク機能の点でも問題があった。この
機能は、ラッチへの１つの論理入力項を割込み要求信号
としシステム・クロックで割込み要求入力を″取込んで
割込み処理するのに有用である。ラッチに割込み要求を
選択的に入れるためにマスク論理項、例えば−１１また
はＮ［］ｌが用いられる。したがってＬ１ランチはセッ
ト／リセット・ラッチとして働く必要があり、したがっ
て、選択された割込み要求のサービスの後Ｌ１ラッチを
リセットするためにり′セット論理項も用いられる。リ
セット論理様能はラッチを“Ｏ°状態に戻さなければな
らないが、従来の技術では、マルチ・レベル・カスコー
ド電流スイッチ技術でＬ１ラッチにセット／リセットマ
スク機能を与えるようにＬ１／Ｌ２併合ラッチ対を構成
するのが困難であった。
〔発明の概裟〕
本発明によれは、データ（１ビツト）ヲサンダルするシ
ステム・クロックによって“０′状態から“１“状態ヘ
セットされ特定のリセット・パルスによってのみ最初の
−ＤＩ状態ヘリセットされるセット／リセット・ラッチ
構成が差動カスコード電流スイッチ論理で実施される。
電流スイッチ・ツリーの１つのレベルにＬＳＳＤポート
を付加することにより、そのラッチはＬＳＳＤテスト技
術のためのＬ１／Ｌ２シフト・レジスタ・ラッチ対のＬ
１ラッチとして動作しつる。また、１つの電流源を共有
し、ＬＳＳＤテスト技術に適応性があり且つ他の複雑な
ラッチ機能を実施し５る併合されたＬ１／Ｌ２シフト・
レジスタ・ラッチ対も設けられる。
したがって本発明の目的はＶＬＳＩチッグチップてカス
コード電流スイッチ技術で複雑なラッチ機能を実施した
セット／リセット・ラッチ回路を提供することである。
〔実施例〕
第１Ａ図は差動カスコード電流スイッチ（ＤＣＣ８）論
理で実施した本発明のセット／リセット・ラッチ回路の
実施例を例示している。ラッチは電流源（ｃｓ）ｉｏ、
ＤＣＣ８論理ツリー１１．１対の交差結合トランジスタ
を有する双安定回路即ち双女疋ラッチ１２．１゛°対の
負荷抵抗１４Ｒ，１４Ｌ。
及び電源（Ｖ）　１５よりなる。論理ツリー１１は複数
のＤＣＣＳセル１６−１−１６−３及び複数の遅延素子
（Ｄ）　１７　Ａ〜１７Ｄよりなる。典型的な遅延素子
は第１Ｂ図に示されるように、ダイオード接続されたバ
イポーラ・トランジスタである。
典型的なりＣＣＳセルは第１ｃ図に示されるように、エ
ミッタを相互接続して入力端子ＩＴとした１対のバイポ
ーラ・トランジスタ１６Ｌ、１６Ｒよすする。各トラン
ジスタのコレクタは出力端子ＯＴとして働き、ベースは
差動的制御論理信号Ｉ　Ｎ　Ｉおよび−Ｎ’を受取る制
御端子ＣＴとして働く。セルには１つの電流路だけがつ
くられる。
第１０図は１対の反差結合トランジスタ１２Ｒ１１２Ｌ
よりなる典型的な双安定上ット／リセット・ラッチを示
している。エミッタは相互接続され、コレクタは他方の
トランジスタのベースに接続されている。コレクタは負
荷抵抗１４Ｒ，１４Ｌに接続されると共に、双安定ラッ
チ１２の出力端子Ｑ、Ｑを与える。電流は一方のトラン
ジスタにのみ流れてラッチの状態を維持する。
セット／リセット・ラッチ機能はセル１６−１へ差動的
リセット信号を与えることによって得られる。通常の状
態では、リセットが高レベルであり、セル１６−１の右
側のトランジスタ１６Ｒが導通している。セル１６−１
のトランジスタ１６Ｒの出力は差動的システム・クロッ
ク信号を受取るセル１６−２の入力に接続される。セル
１６−１の左側のトランジスタ１６Ｌの出方は双安定ラ
ッチ１２の一方の出力Ｑに接続される。リセット・パル
スが印加されると、セル１６−１のトランジスタ１６Ｌ
が導通して抵抗１４Ｒに電流を流し、双安定ラッチ１２
の左側のトランジスタ１２Ｌのコレクタ電圧を低下させ
て右側のトランジスタ１２Ｒをオフにする。トランジス
タ１２Ｈに電流が流れるように双安定ラッチ１２がセッ
トされていた（”　１“状態）とすると、このときは状
態スイッチが生じ、もし双安定ラッチが前にＩＱＩ状態
にセットされていたとすれば、リセット・パルスはラッ
チの状態を変えない。
双安定ラッチ１企°はシステム・データをサンプルする
システム・クロックに応答してシステム・データを記憶
する。システム・クロックはツリー１１のセル１６−２
に差動的に供給され、システム・データはセル１６−３
に差動的に供給される。
システム・クロックがアクティブ即ち高レベルのときセ
ル１６−２からの電流がセル１６−３へ供給される。シ
ステム・クロックが低レベルのとき、即）シスアム・タ
ロツクが高レベルのとぎは双安定ラッチ１２からセル１
６−２．１６−１を介して電流源１０へ電流が流れ、ラ
ッチされた状態を維持する。
セル１６−６に印加されるシステム・データ信号が高レ
ベルのとぎは、電源１５から抵抗１４．Ｌ。
セル１６−６のトランジスタ１６Ｌを介して′電流が流
れて双安定ラッチ１２のトランジスタ１２Ｌをオフにす
るから、双安定ラッチ１２がセットされる。しかしシス
テム・データが”０”　２ム・データカ高レベル）なら
ば、セル１６−２へのシステム・クロックは遅延素子１
７Ｂと並列な′電流路をつくるだけである。したがって
ラッチはｕＯ“状態のままである。双安定ラッチ１２が
“０”状態にあるとぎセル１６−１から双安定ラッチ１
２へ印加されるリセット信号は双女Ｔラッチ１２の状態
に影響を与えない。
論理ツリー１１は６レベルのＤＣＣＳツリーを表わして
いる。遅延素子１７Ａ〜１７Ｄは電流源１０と双安定ラ
ッチ１２との間に延びる夫々の異なった電流路における
遅延を等化するように働（。
セル１６−１〜１６−６への差動入力信号は電源１５に
よって決まる異なった電圧レベルを有し、実際には、電
源１５は例えば５ｖであり、夫・ンのレベルでは１ｖず
つ異なる。
第２Ａ図はＬＳＳＤテスト機能を与えるように第１図の
回路を変更した例を示している。変更点は、第２Ｂ図に
示されるＬＳＳ０３人カボート４０をＤＣＣＳツリーに
挿入したこと、ＬＳＳＤシステムからスキャン・データ
を受取るためのＤＣＣＳセル４５を追加したこと、及び
第１Ａ図のＤＣＣＳシステム・クロックセル１６−２を
除去したことである。
ＬＳＳＤボート４０は第２Ｂ図に示されるように６つの
バイポーラ・トランジスタＡ１Ｂ、Ｃよりなり、エミッ
タは相互接続され、六方端子４１としてセル１６−１の
り七ッ）１０出カに接続されている。なお、第２Ａ図以
下の図では、差動論理入力の反転側入力は省略されてい
る。ポート４０は６つの出力端子４０Ａ１４０Ｂ１４０
Ｃを有する。出力端子４０Ａはスキャン・データ・セル
４５に接続され、出力端子４０Ｂはシステム・データ・
セル１６−３に接続され、出力端子４０Ｃは遅延素子１
７Ｅｕ介して双安屋ラッチ１２のトランジスタのエミッ
タに接続される。ポート４０は夫々のトランジスタＡ、
Ｂ、Ｃのベースに接続された６つの制御Ｉ４１入力端子
を有する。制御入力端子はＬＳＳＤクロック、システム
・クロック及びラッチ保持信号を受取るが、これらの制
御入力は、任意の時間には６つのトランジスタＡ、Ｂ、
Ｃのうちの１つのみがオンになるように互いに排他的に
オンになる。これらの信号は例えば第５図に示される形
式のポート駆動器から供給されるが、これについては後
述する。代替的には他の駆動構成も使用しつる。
ここで、セット／リセット・ラッチとしての第２Ａ図の
回路の動作を説明する。リセツｌ−４ａ能は第１図に関
して説明したのと同じである。
第２Ａ図の回路のセット機能は機能的には、第１Ａ図の
回路と同４求に行なわれ、システム・データはトランジ
スタＢをセル１６−１のリセット側出力に接続するシス
テム・クロックに応答して双安定ラッチ１２にセットさ
れる。システム・データが′１１であれば、双安定ラッ
チ１２は第１図と同じ様にセットされる。システム・デ
ータが′ＯＩであれば、ラッチはセットされず、また′
１′になっていた場合賀０１にリセットされない。
スキャン・データはＬＳＳＤセル４５によりラッチ１２
に入れられる。ＬＳＳＤセル４５の出力はラッチ１２の
差動出力に接続されている。スキャン・データはトラン
ジスタＡに供給されるＬＳＳＤクロックに応答してラッ
チ１２に入れられる。
この場合は、電流源・１０、セル１６−１のリセット狽
１］出力、ポート４０のトランジスタＡ、ＬＳＳＤセル
４５を介して電流路かつ（られる。スキャン・データの
状態に依存して、セル４５を通る電流路は左側あるいは
右側のトランジスタおよびラッチの対応する負荷抵抗を
通る。したがってスキャン・データに対する“１胃また
はＩＱＩＯ値はセル４５を介してラッチ１２にラッチさ
れ、ＬＳＳＤテスト期間の間ラッチに対する極性保持機
能な与える。
４２Ａ図に示されるＬＳＳＤポート４０の付加は第１図
に関して述べた基本のセット／リセット・ラッチ（張能
に影響しない。
ＬＳＳＤボート４０へのラッチ保持入力信号はクロック
信号がアクティブでないとき、双安定回路１２のラッチ
状態を維持する。
第２図のラッチ回路構成はＬＳＳＤシフト・レジスタ・
ラッチ対のＬ１又ｌ′ｉＬ２ラッチとして使用しうる。
第す図は〔従来技術〕の欄で述べた先の提案に示されて
いるのと同様の、併合されたＬ１／Ｌ２ラッチ構成を有
けるラッチ回路を例示している。
Ｌ１ラッチ６０はマスク機能を持つように構成され、こ
れに対しＬ２ラッチ６５はＬ２ラッチに直接入れられる
スキャン・データに対する使性保持機能を持つように構
成されている。
ＬｌおよびＬ２ランチは１対のＤＣＣＳセル６１．６２
により相互接続される。ＤＣＣＳセル６１．６２の入力
は安定抵抗６６．６４を介してＬ１ラッチの出力に接続
される。Ｌ１ランチの状態はＢクロックに応答してＬ２
ラッチに転送される。
ラッチ６５はセル６１または６２のＢクロック側のトラ
ンジスタ、Ｌ１ラッチを通る′電流路によってラッチ状
態に維持される。ＬｌおよびＬ２ラッチに関連して用い
られる賀併合−という用語は、両方のラッチが種々のＤ
ＣＣＳセルを介して共通の電流源７２かも給電されるこ
とを意味する。
ＬｌかもＬ２へのデータの転送に加えて、Ｂクロックお
よびスキャン・クロックの両方がアクティブのときはス
キャン・データがＬ２ラッチに直接入れられる。スキャ
ン・データがアクティブ即ち１１”のとき電流はラッチ
６５の抵抗６６を介して流れてＱ端子の電圧レベル’Ｙ
Ｑ端子よりも低くシ、ラッチ出力はＱ信号がアクティブ
な“１“状態にある。Ｂクロックがアクティブでなくな
ったときラッチ６５はスキャン・データあるいはスキャ
ン・クロック信号のその後の変化に関係なくその′電流
状態を保持する。したがってＢクロックはＬ１ラッチ６
０で何が起こっているかに関係な＜Ｌ２ラッチ６５の状
態を制御する。
スキャン・データはスキャン・クロックＡがアイテイブ
のとぎＬ１ランチに入れられる。Ｌ１ランチ６０はスキ
ャン・クロックＡがアクティブ゛でなくなったとぎその
入れられた値を保持するから、Ｌ１ラッチ６０はスキャ
ン・データに対して極性保持ラッチとして働く。システ
ム　データは、・システム・クロックがアクティブで、
セルフ０に差動的に供給されるマスク入力信号がアクテ
ィブのとぎＬ１ラッチに入れられる。マスク信号がアク
ティブ即ち”１”のとぎＬ１ランチはシステム・データ
に追従し、アクティブ即ち１１１１のマスク信号はラッ
チに対する極性保持機能を与える。マスク信号が屓Ｏ″
ならばＬ１ランチはセット／リセット・ラッチとして働
き、この場合、Ｌ１ラッチがセット状態にあればＬ１ラ
ッチはリセット信号が与えられるまでは曽０“状態にな
らず、またリセット即ち”０”状態にあれば“１“状態
にセットされない。
Ｌ１ラッチのセット／リセット・マスク機能はある入力
信号を選択的にマスクする優先割込み処理で有用である
。システム・データ・セルフ１に割込み要求信号を印加
するようにすれば、アクティブなマスク入力信号を有す
るＤＣＣＳツリーのみのラッチ６Ｄがセットされる。割
込みサービス処理が終った後にツリーのリセット線ケ付
勢すれば、Ｌ１ラッチ６０を儒Ｏ−状態にリセットでき
る。ポート７４は第２Ａ図のポート４０と同様であり、
ボート駆動器７５は第５図と同様である。
第４図は第５図と同様であるが、これは第６図のＤＣＣ
Ｓデータ・セルフ１およびＤＣＣＳマスク・セルフ０を
遅延素子８０およびＤＣＣＳデータ・セル８１で置換し
たものである。残りは第６図と全く同じである。
第４図のＬ１ラッチはシステム・データ入力期間に、違
うように動作する。第４図で、もしシステム・データが
アクティブ即ち何１鍔ならば、システム・クロック時に
Ｌ１ラッチはセットされる。
しかしシステム・データが“０゛ならば、Ｌ１ラッチは
システム・クロック時に影響を受けない。
システム・データに対するこのセット／リセット機能は
例えばエラー状態の記録に有用である。エラーの発生状
態は後続するクロック・サイクルを通して保持されるべ
きであり、またその消去はエラー・リセット信号のみに
よって行なわれるべきであるが、エラー信号をシステム
・データとしてセル８１に供給しエラー・リセット信号
をＬＳＳＤポートへのリセット信号として供給するよう
にすれば、エラー記録のためのセット／リセット機能を
簡単に得ることかできる。
第５図は第２Ａ図・−第４図のＬＳＳＤポートへ印加さ
れる信号を発生するためのＬＳＳＤポート駆動回路を例
示している。第５図の駆動回路は任意の時間では確実に
１つの出力信号のみがアクティブになるように構成され
ている。ＬＳＳＤポート駆動回路は６つの別々なりＣＣ
Ｓツリー１０ＯＡ。
１００Ｂ、１００Ｃを有する。各ツリーは電流源１０１
と１つ以上のＤＣＣＳセル１０２とよりなる。
ＤＣＣＳツリー１０ＯＡは５つのＤＣＣＳセル１０２Ａ
−１〜１０２Ａ−５を有し、これらのセルには夫々リセ
ット、システム・クロック、ゲート６、ゲート２、ゲー
ト１の差動的論理信号が供給される。ＤＣＣＳツリー１
００Ｂは２つのＤＣＣＳセル１０１Ｂ−１および１０１
Ｂ−２を有し、これらのセルは夫々リセットおよびスキ
ャン・クロック信号を受取る。ＤＣＣＳツリー１０ＤＣ
はＤＣＣＳセル１０１Ｃ−１’ａｊ有し、これはリセッ
ト信号を受取る。スキャン・クロックおよびシステム・
クロックはこのボート駆動回路では相互に排他”的であ
る。
谷ツリーは２つ６出力信号を与える。ツリー１０ＯＡは
システム・クロックおよびラッチ保持出力信号を与え、
ツリー１００Ｂはスキャン・クロックＡおよびラッチ保
持出力信号を与え、ツリー１ｏｏｃはリセットおよびラ
ッチ保持出力信号を与える。
６つのラッチ保持出力信号は一緒にドツトＯＲされ、ま
た４つの出力信号の電圧レベルはＬＳＳＤポートに供給
される前に＠１−レベルに変換される。レベル変換器１
０５は夫々の電流源１０７に接続された４つの直列接続
トランジスタ１０６よりなる。直列接続トランジスタは
各トランジスタが１つのダイオードの電圧降下を与える
ように接続されている。変換器１０５の出力はＬＳＳＤ
ＳＳ上に供給される。ＬＳＳＤＳＳ上への入力の数は、
任意の時間では１つの出力のみがアクティブになるとい
う基本条件を満たすならば、ポート駆動回路のＤＣＣＳ
ツリー〇〇を変えることによって増減しうる。
【図面の簡単な説明】
第１Ａ図は本発明を実施した差動カスコード電流スイッ
チ・ラッチ回路を示す図、第１Ｂ図、第１Ｃ図および第
１Ｄ図は夫々第１図に示されている回路構成累子の詳細
回路図、第２Ａ図はＬＳＳＤＳＳ上を追加した、第１Ａ
図と同様の差動カスコード電流スイッチ・ラッチ回路を
示す図、第２Ｂ図は第２Ａ図のＬＳＳＤＳＳ上の詳細回
路図、第６図はＬ１ラッチがセット／リセット・マスク
機能を行なうように構成されたＬＳＳＤラッチ回路を示
す図、第４図はＬ１ラッチがセット／リセット・ラッチ
として働（ように構成された、第３図と同様のＬＳＳＤ
ラッチ回路を示す図、および第５図はポート駆動器の回
路図である。 １０・・・・定電流源、１１・・・・差動カスコード電
流スイッチ・ツリー、１２・・・・双安定回路、１２Ｌ
、１２Ｒ・・・・双安定回路トランジスタ、１４Ｌ。 １４Ｒ・・・・負荷抵抗、ＱｌＱ・・・・出力端子。

Claims (1)

    【特許請求の範囲】
  1. ２つの出力端子を有する双安定回路として構成された１
    対の交差結合トランジスタと、定電流源と、上記２つの
    出力端子に接続された負荷抵抗と、差動論理入力信号に
    応答し、上記負荷抵抗の１つと上記定電流源とを通る電
    流路を形成することによって上記双安定回路のだめのセ
    ット制御信号およびリセット制１ＩｆｉＩ信号を発生し
    、該セット’＋１ｉｌＪ御信号およびリセット７＋ｊ１
    ｈＪ４１信号がないときは上記負荷抵抗の１つと上記１
    対のトランジスタの１つと上記電ｖ１１源とを通る正流
    路を形成することによって上記双安定回路のスイッチ状
    態を保持する差動カスコードｉｎ’、　ｉｔスイッチ・
    ツリーとを有するセット／リセット・ラッチ回路。
JP58146795A 1982-11-30 1983-08-12 セツト／リセツト・ラツチ回路 Granted JPS59101924A (ja)

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US445599 1982-11-30
US06/445,599 US4513283A (en) 1982-11-30 1982-11-30 Latch circuits with differential cascode current switch logic

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JPH025049B2 JPH025049B2 (ja) 1990-01-31

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JPH025049B2 (ja) 1990-01-31
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