JPS59103377A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59103377A JPS59103377A JP57212463A JP21246382A JPS59103377A JP S59103377 A JPS59103377 A JP S59103377A JP 57212463 A JP57212463 A JP 57212463A JP 21246382 A JP21246382 A JP 21246382A JP S59103377 A JPS59103377 A JP S59103377A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide film
- region
- window
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法に係り、特に半導体装置
の配設される埋込みコンタクト領域（Ｂｕ−ｒｉｅｄ
Ｃｏｎｔａｃｔ ）の形成方法に関する。
の配設される埋込みコンタクト領域（Ｂｕ−ｒｉｅｄ
Ｃｏｎｔａｃｔ ）の形成方法に関する。
（ｂ） 技術の背景
例えば第１図に回路図を示したようなエンハンスメント
・デプリーション・インバータに於ては、デプリーショ
ン・トランジスタのシリコン・ゲートとソース・ドレイ
ン領域とが電気的に接続される。図中Ｄ−Ｔｒはデプリ
ーション・トランジスタ、Ｅ−Ｔｒはエンハンスメント
・トランジスタ、ｓ／Ｄはソース・ドしイン領域を示し
ている。
・デプリーション・インバータに於ては、デプリーショ
ン・トランジスタのシリコン・ゲートとソース・ドレイ
ン領域とが電気的に接続される。図中Ｄ−Ｔｒはデプリ
ーション・トランジスタ、Ｅ−Ｔｒはエンハンスメント
・トランジスタ、ｓ／Ｄはソース・ドしイン領域を示し
ている。
上記シリコン・ゲートとソース・ドレイン領域（拡散領
域）との電気的接続を通常のアルミニウム配線を介して
行うと素子面積が拡大し、集精度が低下するという問題
がある。
域）との電気的接続を通常のアルミニウム配線を介して
行うと素子面積が拡大し、集精度が低下するという問題
がある。
そこでこのような場合、第２図に示す平面図のようにデ
プリーション・トランジスタのゲート電極の一部をソー
ス・ドレイン領域上に延長し、その部分をゲート電極か
ら不純物を固相−固相・拡散させて形成した埋込みコン
タクト領域を介してソース・ドレイン領域と電気的に接
続することにより、集積度や設計自由度の向上が図られ
る。第２図に於て、ＧＤはデプリーション・トランジス
タのゲート電極、ＧＤ’は同延長部、ＧＥはエンハンス
メント・トランジスタのゲート電極’１０ＵＴは出力配
線、Ｓ／Ｄはソース・ドレイン領域、Ｂｃは埋込みコン
タクト領域を示している。
プリーション・トランジスタのゲート電極の一部をソー
ス・ドレイン領域上に延長し、その部分をゲート電極か
ら不純物を固相−固相・拡散させて形成した埋込みコン
タクト領域を介してソース・ドレイン領域と電気的に接
続することにより、集積度や設計自由度の向上が図られ
る。第２図に於て、ＧＤはデプリーション・トランジス
タのゲート電極、ＧＤ’は同延長部、ＧＥはエンハンス
メント・トランジスタのゲート電極’１０ＵＴは出力配
線、Ｓ／Ｄはソース・ドレイン領域、Ｂｃは埋込みコン
タクト領域を示している。
第３図は上記埋込みコンタクトを有するエンハンスメン
ト・デプリーション・インバータの断面を模式的に示し
たもので、図中１はｐ型シリコン（Ｓｉ ）基板、２は
ｐ”型チャネル・カット層、３はフィールド酸化膜、４
はゲート酸化膜、５は多結晶Ｓｔからなるエンハンスメ
ント・トランジスタ（Ｅ−’Ｉ”ｒ）のゲート電極（第
２図ＧＥに相当）、６は多結晶Ｓｔからなるデプリーシ
ョン・トランジスタ（Ｄ−Ｔｒ）のゲート電極の延長部
（第２図ＧＤ′に相当）、７はｎ＋型トドレイン領域第
２図Ｓ／Ｄ領域に相当）、８はｎ＋＋ソース領域、９は
ｎ＋＋埋込みコンタクト領域（第２図ＢＣに相当）、１
０は絶縁膜を表わしている。
ト・デプリーション・インバータの断面を模式的に示し
たもので、図中１はｐ型シリコン（Ｓｉ ）基板、２は
ｐ”型チャネル・カット層、３はフィールド酸化膜、４
はゲート酸化膜、５は多結晶Ｓｔからなるエンハンスメ
ント・トランジスタ（Ｅ−’Ｉ”ｒ）のゲート電極（第
２図ＧＥに相当）、６は多結晶Ｓｔからなるデプリーシ
ョン・トランジスタ（Ｄ−Ｔｒ）のゲート電極の延長部
（第２図ＧＤ′に相当）、７はｎ＋型トドレイン領域第
２図Ｓ／Ｄ領域に相当）、８はｎ＋＋ソース領域、９は
ｎ＋＋埋込みコンタクト領域（第２図ＢＣに相当）、１
０は絶縁膜を表わしている。
（ｃ）従来技術と問題点
シリコン・ゲートＭＯ８ＩＣに於ては、多結晶は通常３
０〔Ω／口〕程度にする） このように高濃度にりん（Ｐ）がドープされた多結晶Ｓ
ｔ層から、通常イオン注入されたひ素（Ａｓ）を熱拡散
させてｎｕンソー・ドレイン領域を形成す１′− る際ｌ同時にりん（Ｐ）を基板内に固相−同相・拡散せ
しめて埋込みコンタクトを形成した際には、りん（Ｐ）
の拡散係数がひ素（Ａｓ ）の５倍程度あるために、埋
込みコンタクト領域が著しく拡がって形成され、例えば
ソース・ドレイン領域の深さを０．５〔μｍ〕程度に形
成する場合、埋込みコンタクト領域の拡がりが１．５〜
２〔μｍ〕程度になる。
０〔Ω／口〕程度にする） このように高濃度にりん（Ｐ）がドープされた多結晶Ｓ
ｔ層から、通常イオン注入されたひ素（Ａｓ）を熱拡散
させてｎｕンソー・ドレイン領域を形成す１′− る際ｌ同時にりん（Ｐ）を基板内に固相−同相・拡散せ
しめて埋込みコンタクトを形成した際には、りん（Ｐ）
の拡散係数がひ素（Ａｓ ）の５倍程度あるために、埋
込みコンタクト領域が著しく拡がって形成され、例えば
ソース・ドレイン領域の深さを０．５〔μｍ〕程度に形
成する場合、埋込みコンタクト領域の拡がりが１．５〜
２〔μｍ〕程度になる。
そして該埋込みコンタクト領域の拡がりは素子間分離領
域に及び、高集積化されたＩＣに於ては防接するトラン
ジスタ等との分離を不完全にする。
域に及び、高集積化されたＩＣに於ては防接するトラン
ジスタ等との分離を不完全にする。
そこで分離を完全にするために素子間分離領域の幅を標
準設計寸法より１〜２〔μｍ〕程度広くとる必要が生じ
、ＩＣの集積度が低下するという問題があった。
準設計寸法より１〜２〔μｍ〕程度広くとる必要が生じ
、ＩＣの集積度が低下するという問題があった。
なお多結晶Ｓｉゲート電極の抵抗を下げるために、多結
晶シリコンにひ素（Ａｓ）を高濃度にドープすることも
あるが、該多結晶シリコン層からひ素（Ａｓ）を固相−
固相・拡散させた際にはひ素（Ａｓ）の拡散係数が小さ
いため埋込みコンタクト領域の深さが充分に得られず、
良効なコンタクトイｂ ぼ抗が得られない。従って従来埋込みコンタクトの形成
には専らりん（Ｐ）が用いられていたため、前記のよう
に集積度の低下をもたらしていた。
晶シリコンにひ素（Ａｓ）を高濃度にドープすることも
あるが、該多結晶シリコン層からひ素（Ａｓ）を固相−
固相・拡散させた際にはひ素（Ａｓ）の拡散係数が小さ
いため埋込みコンタクト領域の深さが充分に得られず、
良効なコンタクトイｂ ぼ抗が得られない。従って従来埋込みコンタクトの形成
には専らりん（Ｐ）が用いられていたため、前記のよう
に集積度の低下をもたらしていた。
（ｄ） 発明の目的
本発明は低いシート抵抗を有し、且つ良好な埋込みコン
タクトが得られる多結晶シリコン・ゲート電極の形成方
法を提供するものであり、その目的とするところは埋込
みコンタクトを有するシリコン・ゲートＭＯ８ＩＣの集
積度を向上せしめるにある。
タクトが得られる多結晶シリコン・ゲート電極の形成方
法を提供するものであり、その目的とするところは埋込
みコンタクトを有するシリコン・ゲートＭＯ８ＩＣの集
積度を向上せしめるにある。
（ｅ）発明の構成
即ち本発明は、半導体装置の製造方法に於て、ｐ型半導
体基体の素子形成領域上にゲート酸化膜を形成し、該ゲ
ート酸化膜に電極コンタクト窓を形成し、該ゲート酸化
膜及び電極コンタクト窓上にそれぞれりんとひ素がドー
ズされた多結晶シリコンからなる電極配線を形成し、該
多結晶シリコン電極配線をマスクにしゲート酸化膜を介
してｐ型半導体基体面にひ素を導入してｎ型ソース・ド
レイン領域を形成すると同時に、前記多結晶シリコン電
極配線から前記電極コンタクト窓を介してドナーをｐ型
半導体基体面に選択的に固相−固相・拡散せしめてｎ型
埋込みコンタクト領域を形成する工程を有することを特
徴とする。
体基体の素子形成領域上にゲート酸化膜を形成し、該ゲ
ート酸化膜に電極コンタクト窓を形成し、該ゲート酸化
膜及び電極コンタクト窓上にそれぞれりんとひ素がドー
ズされた多結晶シリコンからなる電極配線を形成し、該
多結晶シリコン電極配線をマスクにしゲート酸化膜を介
してｐ型半導体基体面にひ素を導入してｎ型ソース・ド
レイン領域を形成すると同時に、前記多結晶シリコン電
極配線から前記電極コンタクト窓を介してドナーをｐ型
半導体基体面に選択的に固相−固相・拡散せしめてｎ型
埋込みコンタクト領域を形成する工程を有することを特
徴とする。
（ｆ） 発明の実施例
以下本発明を一実施例について、第４図（イ）乃至（史
に示す工程断面図を用いて詳細に説明する。
に示す工程断面図を用いて詳細に説明する。
なおこの工程断面図は、第２図に於けるＡ−Ａ’矢視断
面を表わしだものである。
面を表わしだものである。
本発明の方法により埋込みコンタクトを有するエンハン
スメント・テフリークヨンーインパータを形成するに際
しては、例えばｐ型シリコン（Ｓｉ ）基板を用い、通
常通り硼素（Ｂ）の選択イオン注入、選択酸化（ＬＯＧ
Ｏ８）、ゲート酸化を行って、第４図（イ）に示すよう
にｐ型Ｓｌ基板１１面にフィールド酸化膜１２及びｐ型
チャネル・カット層１３で分Ｍｆ＆され、例えば５００
〜１０００［Ａ）程度の厚さのゲート酸化膜１４で覆わ
れたインバータ領域１５を形成する。
スメント・テフリークヨンーインパータを形成するに際
しては、例えばｐ型シリコン（Ｓｉ ）基板を用い、通
常通り硼素（Ｂ）の選択イオン注入、選択酸化（ＬＯＧ
Ｏ８）、ゲート酸化を行って、第４図（イ）に示すよう
にｐ型Ｓｌ基板１１面にフィールド酸化膜１２及びｐ型
チャネル・カット層１３で分Ｍｆ＆され、例えば５００
〜１０００［Ａ）程度の厚さのゲート酸化膜１４で覆わ
れたインバータ領域１５を形成する。
次いで第４図（ロ）に示すように、該基板上にデプリー
ション・トランジスタ形成領域ｆ：表出する窓を有する
レジスト膜１６を形成し、該レジスト膜１６をマスクに
しゲート酸化膜１４ｆ：通してりん（Ｐ）又はひ素（Ａ
ｓ ）の選択イオン注入を行い、ｐ型Ｓｉ基板１１のデ
プリーション・トランジスタ形成領域面に浅いｎ型不純
物注入領域１７′を形成する１、（ｐ＋はりんイオン、
Ａｓ＋はひ素イオン）次いで通常の選択エツチング方法
により、第４図（ハ）に示するようにゲート酸化膜１４
にｐ 型Ｓ ｉ基板１１血を表出する埋込みコンタクト
拡散窓１８を形成する。
ション・トランジスタ形成領域ｆ：表出する窓を有する
レジスト膜１６を形成し、該レジスト膜１６をマスクに
しゲート酸化膜１４ｆ：通してりん（Ｐ）又はひ素（Ａ
ｓ ）の選択イオン注入を行い、ｐ型Ｓｉ基板１１のデ
プリーション・トランジスタ形成領域面に浅いｎ型不純
物注入領域１７′を形成する１、（ｐ＋はりんイオン、
Ａｓ＋はひ素イオン）次いで通常の選択エツチング方法
により、第４図（ハ）に示するようにゲート酸化膜１４
にｐ 型Ｓ ｉ基板１１血を表出する埋込みコンタクト
拡散窓１８を形成する。
以上の工程は従来と変わりがない。
次いで本発明の方法に於ては、第４図に）に示すように
該基板上に厚さ３０００〜５０００Ｃλ〕程度の７ンド
ープの多結晶Ｓｔ層１９を形成し、該多結晶Ｓｔ層工９
の全面にイオン注入法によりＩ Ｘ １０１５〜２Ｘ１
０１６（ａｔｍ／ｃＪ：ｌ程度のひ素（Ａｓ ）をイオ
ン注入し、次いで第４図Ｇ１ツに示すように該多結晶Ｓ
ｒ層１９の全面にＩ Ｘ １０１５〜Ｉ Ｘ １０１６
（ａｔｍＡ＋＋ｆ：）程度のりん（Ｐ）をイオン注入す
る。なお上記ひ素（Ａｓ ）及びりん（Ｐ）の注入順序
はいずれが先でもさしつかえない。又注入エネルギーは
いずれも４０〜８０（ＫｅＶ）程度で良い。
該基板上に厚さ３０００〜５０００Ｃλ〕程度の７ンド
ープの多結晶Ｓｔ層１９を形成し、該多結晶Ｓｔ層工９
の全面にイオン注入法によりＩ Ｘ １０１５〜２Ｘ１
０１６（ａｔｍ／ｃＪ：ｌ程度のひ素（Ａｓ ）をイオ
ン注入し、次いで第４図Ｇ１ツに示すように該多結晶Ｓ
ｒ層１９の全面にＩ Ｘ １０１５〜Ｉ Ｘ １０１６
（ａｔｍＡ＋＋ｆ：）程度のりん（Ｐ）をイオン注入す
る。なお上記ひ素（Ａｓ ）及びりん（Ｐ）の注入順序
はいずれが先でもさしつかえない。又注入エネルギーは
いずれも４０〜８０（ＫｅＶ）程度で良い。
ここで多結晶Ｓｉ層１９にドーズされるりん（Ｐ）は、
基板内に固相−固相・拡散されて形成される埋込みコン
タクトの拡がりを少なくするために従来より低濃度に制
御される。従ってりん（Ｐ）のみを下げるために、前記
のよう々条件でひ素（Ａｓ ）のドーズがなされる。
基板内に固相−固相・拡散されて形成される埋込みコン
タクトの拡がりを少なくするために従来より低濃度に制
御される。従ってりん（Ｐ）のみを下げるために、前記
のよう々条件でひ素（Ａｓ ）のドーズがなされる。
なお多結晶Ｓｔ層１９から基板内へのりん（Ｐ）の固相
−固相・拡散はソース・ドレイン領域形成時の熱処理で
同時に行われるが、例えば１０５０〜１１００［：℃］
の間の温度で、ソース・ドレイン領域の深さ０．４〜０
．５〔μｍ〕が得られる所定の熱処理条件で埋込みコン
タクトの拡がりは、りん濃度４〜８ Ｘ １０１５（ａ
ｔｍ／ｕ＋！’）に於て１〔μｍ〕以下に抑えら冬 れ、且つコンタクト修抗も充分に低く確保される。
−固相・拡散はソース・ドレイン領域形成時の熱処理で
同時に行われるが、例えば１０５０〜１１００［：℃］
の間の温度で、ソース・ドレイン領域の深さ０．４〜０
．５〔μｍ〕が得られる所定の熱処理条件で埋込みコン
タクトの拡がりは、りん濃度４〜８ Ｘ １０１５（ａ
ｔｍ／ｕ＋！’）に於て１〔μｍ〕以下に抑えら冬 れ、且つコンタクト修抗も充分に低く確保される。
次いで通常の方法により上記多結晶ｓｉ ｉ ｉ ９の
パターニングを行い、第４図（へ）に示すように、前記
ｎ！不純物注入領域１り′上にデプリーション・トラン
ジスタの多結晶Ｓｉゲート電極１９Ｄを、埋込みコンタ
クト拡散窓１８上に前記多結晶Ｓｉゲ−）１９Ｄと一体
の埋込みコンタクト電極１９Ｂを、ｐ型領域の上部にエ
ンハンスメント・トランジスタの多結晶Ｓｔゲート電極
１９Ｅをそれぞれ形成する。
パターニングを行い、第４図（へ）に示すように、前記
ｎ！不純物注入領域１り′上にデプリーション・トラン
ジスタの多結晶Ｓｉゲート電極１９Ｄを、埋込みコンタ
クト拡散窓１８上に前記多結晶Ｓｉゲ−）１９Ｄと一体
の埋込みコンタクト電極１９Ｂを、ｐ型領域の上部にエ
ンハンスメント・トランジスタの多結晶Ｓｔゲート電極
１９Ｅをそれぞれ形成する。
次いで第４図（ト）に示すように、通常通り前記多結晶
Ｓｉ電極１９Ｄ 、１９Ｂ 、１９Ｆをマスクにし、ゲ
ート酸化膜１４を通して基板面に、例えば４〜５ ｘ
１０１５Ｃａｔｒｎ／ｆｆ１）程度の濃度にひ素（Ａｓ
）をイオン注入する。なお図中２０′はひ素注入領域
を示す。
Ｓｉ電極１９Ｄ 、１９Ｂ 、１９Ｆをマスクにし、ゲ
ート酸化膜１４を通して基板面に、例えば４〜５ ｘ
１０１５Ｃａｔｒｎ／ｆｆ１）程度の濃度にひ素（Ａｓ
）をイオン注入する。なお図中２０′はひ素注入領域
を示す。
次いで通常通り１０５０〜１１００〔℃〕の温度で所定
の時間アニール処理を行い、第４図けうに示すように例
えば深さ０．４〜０．５〔μｍ〕程度のｎ＋型ソース領
域２０ａ 、ｎ型ソース・ドレイン領域２０ｂ。
の時間アニール処理を行い、第４図けうに示すように例
えば深さ０．４〜０．５〔μｍ〕程度のｎ＋型ソース領
域２０ａ 、ｎ型ソース・ドレイン領域２０ｂ。
ｎ型ドレイン領域２０ｃを形成する。なおこの際前述し
たように埋込みコンタクト拡散窓１８上の多結晶Ｓｔ埋
込みコンタクト電極１９ｂから主としてりん（Ｐ）が固
相−固相・拡散され、１〔μｍ〕以下の拡がりを持つｎ
＋型埋込みコンタクト領域２１が形成され、デプリーシ
ョン・トランジスタのゲート電極１９Ｄがこれと一体の
埋込みコンタクト電極１９Ｂ及びｎ型埋込みコンタクト
領域２１を介シてエンハンスメント・トランジスタと共
通なｎ型ソースφドレイン領域２０ｂに電気的に接続さ
れる。又前記デプリーション・トランジスタ領域のｎ型
不純物注入領域１７′はｎ型チャネル領域１７となる。
たように埋込みコンタクト拡散窓１８上の多結晶Ｓｔ埋
込みコンタクト電極１９ｂから主としてりん（Ｐ）が固
相−固相・拡散され、１〔μｍ〕以下の拡がりを持つｎ
＋型埋込みコンタクト領域２１が形成され、デプリーシ
ョン・トランジスタのゲート電極１９Ｄがこれと一体の
埋込みコンタクト電極１９Ｂ及びｎ型埋込みコンタクト
領域２１を介シてエンハンスメント・トランジスタと共
通なｎ型ソースφドレイン領域２０ｂに電気的に接続さ
れる。又前記デプリーション・トランジスタ領域のｎ型
不純物注入領域１７′はｎ型チャネル領域１７となる。
次いで第４図（史に示すように、通常通り該基板上にり
ん珪酸ガラス等の絶縁膜２２が形成され、該絶縁膜２２
に電極コンタクト窓２３が形成され、該絶縁膜２２上に
前記電極コンタクト窓２３に於てソース−ドレイン領域
２０ｂに接続するアルミニウム配線２４（出力配線）及
び図示しない領域に於ける入力配線等の形成がなされ、
次いで図示しないが表面保護膜の形成等がなされて、埋
込みコンタクトを具備するエンハンスメント・デプリー
ション・インバータが提供される。
ん珪酸ガラス等の絶縁膜２２が形成され、該絶縁膜２２
に電極コンタクト窓２３が形成され、該絶縁膜２２上に
前記電極コンタクト窓２３に於てソース−ドレイン領域
２０ｂに接続するアルミニウム配線２４（出力配線）及
び図示しない領域に於ける入力配線等の形成がなされ、
次いで図示しないが表面保護膜の形成等がなされて、埋
込みコンタクトを具備するエンハンスメント・デプリー
ション・インバータが提供される。
（ｇ）発明の詳細
な説明したように本発明によれば、充分に低線
いシート停抗を有する多結晶シリコン・ゲート電極を、
低いコンタクト抵抗を有し且つ拡がりの少ない埋込みコ
ンタクト領域を介して拡散領域に電気的に接続せしめる
ことができる。
低いコンタクト抵抗を有し且つ拡がりの少ない埋込みコ
ンタクト領域を介して拡散領域に電気的に接続せしめる
ことができる。
従って本発明によれば、上記実施例に示しだエンハンス
メント・デプリーション・インバータ等、ゲート電極が
拡散層に電気的に接続される４７３造を有するシリコン
・ゲー）ＭＯ８ＩＣの１度を向上せしめることができる
。
メント・デプリーション・インバータ等、ゲート電極が
拡散層に電気的に接続される４７３造を有するシリコン
・ゲー）ＭＯ８ＩＣの１度を向上せしめることができる
。
ｆｉｌＥ１図ハエンハンスメント・デプリーション・イ
ンバータの回路図、第２図は埋込みコンタクトを具備す
るインバータの平面図、第３図は同インバータの断面図
、第４図（イ）乃至（す）は本発明の方法の一実施例に
於ける工程断面図である。 図に於て、１１はｐ型シリコン基板、１４はゲート酸化
膜、１８は埋込みコンタクト拡散窓、１９は多結晶シリ
コン層、１９Ｄはデプリーション・トランジスタのゲー
ト電極、１９Ｂは埋込みコンタクト電極、１９Ｅはエン
ハンスメント・トランジスタのゲート電極、２０ｂＵｎ
ｍソースｅドレイン領域、２１はｎ＋型埋込みコンタ
クト領域、を示す。 第２図 第３ ＠ 第４間
ンバータの回路図、第２図は埋込みコンタクトを具備す
るインバータの平面図、第３図は同インバータの断面図
、第４図（イ）乃至（す）は本発明の方法の一実施例に
於ける工程断面図である。 図に於て、１１はｐ型シリコン基板、１４はゲート酸化
膜、１８は埋込みコンタクト拡散窓、１９は多結晶シリ
コン層、１９Ｄはデプリーション・トランジスタのゲー
ト電極、１９Ｂは埋込みコンタクト電極、１９Ｅはエン
ハンスメント・トランジスタのゲート電極、２０ｂＵｎ
ｍソースｅドレイン領域、２１はｎ＋型埋込みコンタ
クト領域、を示す。 第２図 第３ ＠ 第４間
Claims (1)
- ｐ型半導体基体の素子形成領域上にゲート酸化膜を形成
し、該ゲート酸化膜に電極コンタクト窓を形成し、該ゲ
ート酸化膜及び電極コンタクト窓上にそれぞれりんとひ
素がドーズされた多結晶シリコンからなる電極配線を形
成し、該多結晶シリコン電極配線をマスクにしゲート酸
化膜を介してｐ型半導体基体面にひ素を導入してｎ型ソ
ース・ドレイン領域を形成すると同時に、前記多結晶シ
リコン電極配線から前記電極コンタクト窓を介してドナ
ーをｐ型半導体基体面に選択的に同相−固相・拡散せし
めてｎｍ埋込みコンタクト領域を形成する工程を有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212463A JPS59103377A (ja) | 1982-12-03 | 1982-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212463A JPS59103377A (ja) | 1982-12-03 | 1982-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59103377A true JPS59103377A (ja) | 1984-06-14 |
Family
ID=16623049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57212463A Pending JPS59103377A (ja) | 1982-12-03 | 1982-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103377A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105836A (ja) * | 1984-07-12 | 1986-05-23 | ブルーハ ライクー | 異方性エッチング特性を有する低シート抵抗多結晶材料の処理方法 |
| US4956311A (en) * | 1989-06-27 | 1990-09-11 | National Semiconductor Corporation | Double-diffused drain CMOS process using a counterdoping technique |
-
1982
- 1982-12-03 JP JP57212463A patent/JPS59103377A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105836A (ja) * | 1984-07-12 | 1986-05-23 | ブルーハ ライクー | 異方性エッチング特性を有する低シート抵抗多結晶材料の処理方法 |
| US4956311A (en) * | 1989-06-27 | 1990-09-11 | National Semiconductor Corporation | Double-diffused drain CMOS process using a counterdoping technique |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2510751B2 (ja) | 単一集積回路チップ上に高電圧及び低電圧ｃｍｏｓトランジスタを形成するためのプロセス | |
| US4272880A (en) | MOS/SOS Process | |
| US4536945A (en) | Process for producing CMOS structures with Schottky bipolar transistors | |
| JPS62174966A (ja) | 半導体装置の製造方法 | |
| US5055420A (en) | Process for fabricating semiconductor integrated circuit devices | |
| JPS6143464A (ja) | 半導体装置 | |
| JPS63102264A (ja) | 薄膜半導体装置 | |
| JP4109364B2 (ja) | 半導体装置の製造方法 | |
| JPS6360549B2 (ja) | ||
| JPS59103377A (ja) | 半導体装置の製造方法 | |
| JPS6380560A (ja) | 最小数のマスクを使用してバイポ−ラ及び相補型電界効果トランジスタを同時的に製造する方法 | |
| US4772568A (en) | Method of making integrated circuit with pair of MOS field effect transistors sharing a common source/drain region | |
| JPH0653237A (ja) | 半導体素子の製造方法 | |
| JPH0575041A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH02237024A (ja) | 半導体装置及びその製造方法 | |
| JPH06224379A (ja) | 半導体装置の製造方法 | |
| JPS59100521A (ja) | 半導体装置の製造方法 | |
| JPS5988868A (ja) | 半導体装置の製造方法 | |
| JP3253712B2 (ja) | 半導体装置の製造方法 | |
| KR950001171B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3379312B2 (ja) | 半導体への不純物拡散抑制方法、半導体への不純物選択拡散方法、半導体装置及び半導体装置の製造方法 | |
| JP2948256B2 (ja) | 半導体記憶装置の製造方法 | |
| JPS59138363A (ja) | 半導体装置及びその製造方法 | |
| JPH03204968A (ja) | 半導体装置の製造方法 | |
| JP2980084B2 (ja) | 相補型ｍｏｓ半導体装置の製造方法 |