JPS59112345A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59112345A JPS59112345A JP22207782A JP22207782A JPS59112345A JP S59112345 A JPS59112345 A JP S59112345A JP 22207782 A JP22207782 A JP 22207782A JP 22207782 A JP22207782 A JP 22207782A JP S59112345 A JPS59112345 A JP S59112345A
- Authority
- JP
- Japan
- Prior art keywords
- address
- architecture
- branch
- mode
- branched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30196—Instruction operation extension or modification using decoder, e.g. decoder per instruction set, adaptable or programmable decoders
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/3822—Parallel decoding, e.g. parallel decode units
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はマイクロプログラミング方式による情報処理装
置に関し、特に複数個のアーキテクチャをモードを切シ
替えながら同時に実行する場合のＯＰ分岐に関する。
置に関し、特に複数個のアーキテクチャをモードを切シ
替えながら同時に実行する場合のＯＰ分岐に関する。
Ｇ１２） 技術の背景
通常のマイクロプログラミング方式による情報処理装置
では、命令の処理を以下のようにして行っている。命令
はＯＰコード（命令コード）とオペランド部に分けられ
、処理装置が７エツチ（砂り出す）してきたＯＰコード
により、その分岐先が一意に求められて、それぞれ個有
の処理を行う。
では、命令の処理を以下のようにして行っている。命令
はＯＰコード（命令コード）とオペランド部に分けられ
、処理装置が７エツチ（砂り出す）してきたＯＰコード
により、その分岐先が一意に求められて、それぞれ個有
の処理を行う。
ＯＰコードによシ分岐先が一意に決定される分岐手段を
ＯＰ分岐、その分岐先の集合をｏｐテーブル（命令テー
ブル）と呼ぶ。このｏＰテーブルは通常のアーキテクチ
ャ（設計思想）では１つしが持っていないために、成る
情報処理装置に提供された１つのマイクロプログラムで
は１つのアーキテクチャしかサポートし得ない。
ＯＰ分岐、その分岐先の集合をｏｐテーブル（命令テー
ブル）と呼ぶ。このｏＰテーブルは通常のアーキテクチ
ャ（設計思想）では１つしが持っていないために、成る
情報処理装置に提供された１つのマイクロプログラムで
は１つのアーキテクチャしかサポートし得ない。
（３）従来技術と問題点
前述のように、従来のマイクロプログラミング方式によ
る情報処理装置においては、工ＭＰＬ（イニシャルマイ
クロプログラム四−ディング）ヲアーキテクチャを変え
るごとに行わねばならないが、またはアーキテクチャの
異なるｏＰコードについて新たにＯＰコードを新設して
動作させねばならないという問題点がある。
る情報処理装置においては、工ＭＰＬ（イニシャルマイ
クロプログラム四−ディング）ヲアーキテクチャを変え
るごとに行わねばならないが、またはアーキテクチャの
異なるｏＰコードについて新たにＯＰコードを新設して
動作させねばならないという問題点がある。
（４）発明の目的
本発明の目的は、前述の従来形の裂傷における間駅点に
かんがみ、実行すべきアーキテクチャの状態を示す手段
を設け、記憶装置にアーキテクチャごとのＯＰココ−分
岐テーブルを蓄積するという構想に基づき、アーキテク
チャの変わるごとにＩＭＰＬを行わなくて亀、また、ア
ーキテクチャごとに異なるＯＰコードを新設しなくても
、１つのマイクロプログラムで複数のアーキテクチャを
サポートできるようにすることにある。
かんがみ、実行すべきアーキテクチャの状態を示す手段
を設け、記憶装置にアーキテクチャごとのＯＰココ−分
岐テーブルを蓄積するという構想に基づき、アーキテク
チャの変わるごとにＩＭＰＬを行わなくて亀、また、ア
ーキテクチャごとに異なるＯＰコードを新設しなくても
、１つのマイクロプログラムで複数のアーキテクチャを
サポートできるようにすることにある。
（５）発明の構成
本発明においては、マイクロプログラミング方式による
情報処理装置において、実行すべきアーキテクチャの状
態を示す手段を設け、記憶装置に該アーキテクチャごと
のＯＰココ−分岐テーブルを蓄積し、該アーキテクチャ
の状態を示す手段からの信号と各アーキテクチャに共通
するＯＰコードにより、前記ＯＰココ−分岐テーブルを
アドレスし、ＯＰ分岐することを特徴とする情報処理装
置か提供される。
情報処理装置において、実行すべきアーキテクチャの状
態を示す手段を設け、記憶装置に該アーキテクチャごと
のＯＰココ−分岐テーブルを蓄積し、該アーキテクチャ
の状態を示す手段からの信号と各アーキテクチャに共通
するＯＰコードにより、前記ＯＰココ−分岐テーブルを
アドレスし、ＯＰ分岐することを特徴とする情報処理装
置か提供される。
（３）
本発明の一実施例としての情報処理装置のｏｐ分岐を行
う回路のブロック図が図面に示される。
う回路のブロック図が図面に示される。
本実施例においては、同一マイクロプログラム内に２つ
のＯＰテーブル、すなわち制御記憶装置Ｃ８１４にＯＰ
テーブルＡ１５およびＯＰテーブルＢ１６を有する。こ
のＯＰテーブルのうち、どのＯＰテーブルへ分岐するか
の情報、すなわちアーキテクチャの状態を示す情報をｐ
ｓｗ（プログラムステータスワード）１１内に設けた１
ビツト×（切換ビット）１２によって指定する。
のＯＰテーブル、すなわち制御記憶装置Ｃ８１４にＯＰ
テーブルＡ１５およびＯＰテーブルＢ１６を有する。こ
のＯＰテーブルのうち、どのＯＰテーブルへ分岐するか
の情報、すなわちアーキテクチャの状態を示す情報をｐ
ｓｗ（プログラムステータスワード）１１内に設けた１
ビツト×（切換ビット）１２によって指定する。
例えば、２４ビツトアドレスモードと３１ビツトアドレ
スモードとでは、アドレス幅が異なるために、分岐命令
、リンケーソ関連の命令では仕様が異ってくる。すなわ
ちアーキテクチャが異なる。
スモードとでは、アドレス幅が異なるために、分岐命令
、リンケーソ関連の命令では仕様が異ってくる。すなわ
ちアーキテクチャが異なる。
前者をＥＣモード、後者をＥＣモードと呼ひ、ＢＣモー
ド用ＯＰテーブルをＯＰテーブルＡ１５とし、ＥＣモー
ド用ＯＰテーブルをｏｐテーブルＢ１６とする。
ド用ＯＰテーブルをＯＰテーブルＡ１５とし、ＥＣモー
ド用ＯＰテーブルをｏｐテーブルＢ１６とする。
ＰＳ′ｗ１１の切換えヒツト×１２が「０」の時はＢＣ
（４） モードを指定する。この時のＯＰ分岐は、分岐アドレス
が加算器（ＡＤＤＥＲ） １３によってｒｏｏｏｏＪを
加算され、すなわち元の分岐アドレスのままのアドレス
で分岐が行われ、ＯＰテーブルＡ１５へ分岐する。ＰＳ
Ｗ １１の切換ビット×１２が「１１の時は、ＥＣモー
ドを指定する。この時のＯＰ分岐は、ＯＰテーブルＡ１
５へ分岐するアドレスに、ｒｌ、ｏｏＯＪを加えて分岐
させ、ＯＰテーブルＢ１６に分岐する。
（４） モードを指定する。この時のＯＰ分岐は、分岐アドレス
が加算器（ＡＤＤＥＲ） １３によってｒｏｏｏｏＪを
加算され、すなわち元の分岐アドレスのままのアドレス
で分岐が行われ、ＯＰテーブルＡ１５へ分岐する。ＰＳ
Ｗ １１の切換ビット×１２が「１１の時は、ＥＣモー
ドを指定する。この時のＯＰ分岐は、ＯＰテーブルＡ１
５へ分岐するアドレスに、ｒｌ、ｏｏＯＪを加えて分岐
させ、ＯＰテーブルＢ１６に分岐する。
このようにＰＳＷ １１にアーキテクチャの切換えの情
報を持てば、その情報に従い、ＯＰコードを新設するこ
となく、複数のＯＰテーブルへの分岐を可能とし、複数
のアーキテクチャの同一マイクロプログラム上のサポー
トが可能になる。
報を持てば、その情報に従い、ＯＰコードを新設するこ
となく、複数のＯＰテーブルへの分岐を可能とし、複数
のアーキテクチャの同一マイクロプログラム上のサポー
トが可能になる。
本実施例においては、前述のように、ＯＰコードを新設
することなく、２つのＯＰテーブルを用いて、ＥＣモー
ドであればＥＣモードのＯＰテーブルＢ１６に分岐し、
その後はＥＣモードの仕様通シに動作できる。ＥＣモー
ドであれは、ＥＣモードのｏｐテーブルＡ１５に分岐し
、ＥＣモードの仕様通ルに動作できる。またＯＰ分岐後
のアドレスに加えるアドレスを作成するための回路の追
加は小規模のもので足シる。
することなく、２つのＯＰテーブルを用いて、ＥＣモー
ドであればＥＣモードのＯＰテーブルＢ１６に分岐し、
その後はＥＣモードの仕様通シに動作できる。ＥＣモー
ドであれは、ＥＣモードのｏｐテーブルＡ１５に分岐し
、ＥＣモードの仕様通ルに動作できる。またＯＰ分岐後
のアドレスに加えるアドレスを作成するための回路の追
加は小規模のもので足シる。
なお、本実施例においては、ＯＰテーブルＡ１５へ分岐
するアドレスにｒ １０００ Ｊを加えて、ＯＰテーブ
ルＢ１６へ分岐するアドレスを求めているが、これに限
定されることなく、例えば切換ビット×１２を単に分岐
するアドレスの上位ビットに付加するようにしてもよい
。
するアドレスにｒ １０００ Ｊを加えて、ＯＰテーブ
ルＢ１６へ分岐するアドレスを求めているが、これに限
定されることなく、例えば切換ビット×１２を単に分岐
するアドレスの上位ビットに付加するようにしてもよい
。
（７）発明の効果
本発明によれば、アーキテクチャの変わるごとにＩＭＰ
Ｌを行う必要がなく、アーキテクチャごとに異なるＯＰ
コードを新設する必要がなく、１つのマイクロプログラ
ムで複数のアーキテクチャをサポートすることができる
。これによシ、ソフトウェアは動的にＰＳＷによってア
ーキテクチャのモードを切シ替えることが可能となる効
果がある。
Ｌを行う必要がなく、アーキテクチャごとに異なるＯＰ
コードを新設する必要がなく、１つのマイクロプログラ
ムで複数のアーキテクチャをサポートすることができる
。これによシ、ソフトウェアは動的にＰＳＷによってア
ーキテクチャのモードを切シ替えることが可能となる効
果がある。
図面は本発明の一実施例としての情報処理装置のＯＰ分
岐を行う回路のブロック図である。 １１・・・ＰＳＷ、 １２・・・切換ビット、１３・・
・加算器、１４・・・制御記憶装置、１５・・・ＯＰテ
ーブルＡ１１６・・・ＯＰテーブルＢ０ 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 （７）
岐を行う回路のブロック図である。 １１・・・ＰＳＷ、 １２・・・切換ビット、１３・・
・加算器、１４・・・制御記憶装置、１５・・・ＯＰテ
ーブルＡ１１６・・・ＯＰテーブルＢ０ 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 （７）
Claims (1)
- マイクロプログラミング方式による情報処理装置におい
て、実行すべきアーキテクチャの状態を示す手段を設け
、記憶装置に該アーキテクチャごとのＯＰコード分岐テ
ーブルを蓄積し、該アーキテクチャの状態を示す手段か
らの信号と各アーキテクチャに共通するＯＰコードによ
シ、前記ＯＰコード分岐テーブルをアドレスし、ＯＰ分
岐するととを特徴とする情報処理装置２
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22207782A JPS59112345A (ja) | 1982-12-20 | 1982-12-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22207782A JPS59112345A (ja) | 1982-12-20 | 1982-12-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112345A true JPS59112345A (ja) | 1984-06-28 |
Family
ID=16776755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22207782A Pending JPS59112345A (ja) | 1982-12-20 | 1982-12-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112345A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132047A (en) * | 1975-05-12 | 1976-11-16 | Toshiba Corp | Address extension method |
| JPS56159739A (en) * | 1980-05-13 | 1981-12-09 | Mitsubishi Electric Corp | Programable sequence controller |
-
1982
- 1982-12-20 JP JP22207782A patent/JPS59112345A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132047A (en) * | 1975-05-12 | 1976-11-16 | Toshiba Corp | Address extension method |
| JPS56159739A (en) * | 1980-05-13 | 1981-12-09 | Mitsubishi Electric Corp | Programable sequence controller |
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