JPS59113582A - 記憶装置 - Google Patents
記憶装置Info
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- JPS59113582A JPS59113582A JP22289682A JP22289682A JPS59113582A JP S59113582 A JPS59113582 A JP S59113582A JP 22289682 A JP22289682 A JP 22289682A JP 22289682 A JP22289682 A JP 22289682A JP S59113582 A JPS59113582 A JP S59113582A
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- 238000007792 addition Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910002056 binary alloy Inorganic materials 0.000 description 1
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- 235000021419 vinegar Nutrition 0.000 description 1
- 239000000052 vinegar Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は記憶装置ユに関し、読出しの並列データビッ
ト長又は並列データバイト長より小さいアドレス単位に
より読出しを行なえるように構成された記憶装置に関す
る。
ト長又は並列データバイト長より小さいアドレス単位に
より読出しを行なえるように構成された記憶装置に関す
る。
従来、電子計ｎ機等の記憶装置においては、同時に読出
し得る並列データのバイト長と、アドレスの単位とは一
致しているものが多かった。すなわち、並列データ長が
１バイト（８ビツト）の記憶装置ではアドレスの単位も
１バイト単位であり、並列データ長が２バイト、４バイ
トの記憶装置に於てはアドレス単位は各々２バイト、４
バイト単位となっていた。
し得る並列データのバイト長と、アドレスの単位とは一
致しているものが多かった。すなわち、並列データ長が
１バイト（８ビツト）の記憶装置ではアドレスの単位も
１バイト単位であり、並列データ長が２バイト、４バイ
トの記憶装置に於てはアドレス単位は各々２バイト、４
バイト単位となっていた。
例えば、第１図（ａ）に示されている２バイトの並列読
出しができる記憶製置においては、２バイト単位でアド
レスが振られており、また同図（ｂ）に示されている４
バイトの並列読出しのできる記憶装置においては、４バ
イト単位でアドレスが振られていた。
出しができる記憶製置においては、２バイト単位でアド
レスが振られており、また同図（ｂ）に示されている４
バイトの並列読出しのできる記憶装置においては、４バ
イト単位でアドレスが振られていた。
これに対して種々の理由から並列読出しノ（イト長より
小さな単位でアドレスする必要が生じ、そのような記憶
装置が作られた。例えば、第２図に示されているような
４バイト長のデータを並列読出しできる記憶装置におい
て、１バイト単位でアドレス指定できるものが作られた
。この記憶装置では、例えば、アドレス１が指定される
と、アドレス１，２，３．４のデータＡＩＢ、Ｃ，Ｄｊ
ＪＳ並列に読み出され、アドレス２が指定されると、ア
ドレス２ 、３ 、’ ４ 、５のデータＢ、Ｃ，Ｄ、
Ｅが並列的に読み出される。同様に、アドレス３が指定
されると、アドレス３，４，５，６のデータＣ２Ｄ、Ｅ
、Ｆが並列に読み出される。
小さな単位でアドレスする必要が生じ、そのような記憶
装置が作られた。例えば、第２図に示されているような
４バイト長のデータを並列読出しできる記憶装置におい
て、１バイト単位でアドレス指定できるものが作られた
。この記憶装置では、例えば、アドレス１が指定される
と、アドレス１，２，３．４のデータＡＩＢ、Ｃ，Ｄｊ
ＪＳ並列に読み出され、アドレス２が指定されると、ア
ドレス２ 、３ 、’ ４ 、５のデータＢ、Ｃ，Ｄ、
Ｅが並列的に読み出される。同様に、アドレス３が指定
されると、アドレス３，４，５，６のデータＣ２Ｄ、Ｅ
、Ｆが並列に読み出される。
８３図に上記のよう１１ ｂ’ｒ？出しデータのバイト
長とアドレス単位の異なる従来の記憶装置の一例を示ぐ
。この従来例は、第２図に示されているような１バイト
単位のアドレスに対して４バイト（３２ビツト）の並列
データを出力するメモリの読み出し部について示されて
いる。また、このメモリはバイト単位で与えられるアド
レスに対して与えられたアドレスに対応するバイトから
連続する４バイトを並列に出力できるように構成されて
いる。
長とアドレス単位の異なる従来の記憶装置の一例を示ぐ
。この従来例は、第２図に示されているような１バイト
単位のアドレスに対して４バイト（３２ビツト）の並列
データを出力するメモリの読み出し部について示されて
いる。また、このメモリはバイト単位で与えられるアド
レスに対して与えられたアドレスに対応するバイトから
連続する４バイトを並列に出力できるように構成されて
いる。
第３図において、記憶部群１００ はＭ。２Ｍ１゜Ｍ
２ およびＭ８の４つのｄ己士、線部から４ｆｌ成され
、これらＭ。−Ｍ８は各々１アドレス当り８ビツト（１
バイト）づつのデータ長を記憶している。これらの記憶
Ｈｙ Ｍ。＋ Ｍｒ ｇ Ｍ２およびＭｌｌはそれぞ
れ４Ｎ、４Ｎ＋１．４Ｎ＋２．４Ｎ＋３（Ｎは０又は正
の整数）のアドレスに対応するデータを記１．けしてい
る。したがって、記憶部群 １００は０￥！地からｎ−
を番地までのアドレスに対応するｎバイト分のデータを
記憶することができる。
２ およびＭ８の４つのｄ己士、線部から４ｆｌ成され
、これらＭ。−Ｍ８は各々１アドレス当り８ビツト（１
バイト）づつのデータ長を記憶している。これらの記憶
Ｈｙ Ｍ。＋ Ｍｒ ｇ Ｍ２およびＭｌｌはそれぞ
れ４Ｎ、４Ｎ＋１．４Ｎ＋２．４Ｎ＋３（Ｎは０又は正
の整数）のアドレスに対応するデータを記１．けしてい
る。したがって、記憶部群 １００は０￥！地からｎ−
を番地までのアドレスに対応するｎバイト分のデータを
記憶することができる。
また、図示されていない処理装置より人力されるアドレ
ス信号は上位ビットアドレス信号ＡＩ＋下位ビットアド
レス信号Ａ２の２右１・に分；１！ｌされてこのメモリ
に加えられる。なお、下位ピットアドレス信号Ａ２は上
記アドレス信号の下位２ビツトで構成されている。
ス信号は上位ビットアドレス信号ＡＩ＋下位ビットアド
レス信号Ａ２の２右１・に分；１！ｌされてこのメモリ
に加えられる。なお、下位ピットアドレス信号Ａ２は上
記アドレス信号の下位２ビツトで構成されている。
以下にこのメモリの動作を説明する。タイミング発生器
２は、図示されていない処理装置より入力される。読み
出し要求信号ＲＣに基づいてタイミング信号ＴＳを発生
する。このタイミング信号ＴＳは記憶部群１００に送ら
れ、記憶部群 １００は能動状態にされる。
２は、図示されていない処理装置より入力される。読み
出し要求信号ＲＣに基づいてタイミング信号ＴＳを発生
する。このタイミング信号ＴＳは記憶部群１００に送ら
れ、記憶部群 １００は能動状態にされる。
一方アドレス加算コントロール部２５は上記アドレス信
号のうち下位２ビットアドレス信号Ａ２のデコード結果
にもとづいて、各記憶部Ｍ。１Ｍ１およびＭ２中の酢地
（記憶部Ｍ。は４Ｎか４Ｎ＋４ 。
号のうち下位２ビットアドレス信号Ａ２のデコード結果
にもとづいて、各記憶部Ｍ。１Ｍ１およびＭ２中の酢地
（記憶部Ｍ。は４Ｎか４Ｎ＋４ 。
記憶部Ｍ１は４Ｎ＋１か４Ｎ＋５．記憶部Ｍ２は４Ｎ＋
２か４Ｎ＋６；後述する第１表参照）を選択制御するア
ドレス加算コ〕／トロール信号Ｃ６，Ｃ１およびＣ２を
形成する。形成されたこれらの信号ｃｏ、Ｃ１およびＣ
２は、加算器２２ 、２３および２４に対してそれぞれ
別々に加えられる。これにより加算器２２ 、２３およ
び２４はこれらアドレス加算コントロール信号Ｃ８Ｃ１
およびＣ２と上記アドレス信号のうち上位ビットアドレ
ス信号Ａ１との加算結果に基づいた記憶部群１００ の
読み出しアドレスを指定する信号を形成する。これらの
信号は記憶ｍ ＭＯＩ Ｍ、およびｆＶ１１２にそれぞ
れ加えられ、記憶部ｋｉ。＋ Ｍｌ およびＭ２は読み
出すべきアドレスを指定する。
２か４Ｎ＋６；後述する第１表参照）を選択制御するア
ドレス加算コ〕／トロール信号Ｃ６，Ｃ１およびＣ２を
形成する。形成されたこれらの信号ｃｏ、Ｃ１およびＣ
２は、加算器２２ 、２３および２４に対してそれぞれ
別々に加えられる。これにより加算器２２ 、２３およ
び２４はこれらアドレス加算コントロール信号Ｃ８Ｃ１
およびＣ２と上記アドレス信号のうち上位ビットアドレ
ス信号Ａ１との加算結果に基づいた記憶部群１００ の
読み出しアドレスを指定する信号を形成する。これらの
信号は記憶ｍ ＭＯＩ Ｍ、およびｆＶ１１２にそれぞ
れ加えられ、記憶部ｋｉ。＋ Ｍｌ およびＭ２は読み
出すべきアドレスを指定する。
第３図に示した実施例では４バイト並列読み出しとして
いるところから、例えば先頭のアドレスとして０番地が
指定されたときは、ＡＩ ｒ Ａ２が共にＯであり、
Ｃｏｌ Ｃ，、Ｃ２も０である。したがって、加算器
２２． ２３ 、 ２４および２５の出力は共に０とな
り、各記憶部Ｍ。＋ Ｍｌｒ Ｍ２およびＭ８の０番
地が指定される。これは、記憶部群 １００の方から見
れば、０〜３番地に相当し、記憶部Ｍ＋、から０番地の
データ、記憶部Ｍ１から１番地のデータ、記憶ｆ′ｌ５
Ｍ２から２番地のデータ、記憶部■８から３酢地のデー
タが読み出される。
いるところから、例えば先頭のアドレスとして０番地が
指定されたときは、ＡＩ ｒ Ａ２が共にＯであり、
Ｃｏｌ Ｃ，、Ｃ２も０である。したがって、加算器
２２． ２３ 、 ２４および２５の出力は共に０とな
り、各記憶部Ｍ。＋ Ｍｌｒ Ｍ２およびＭ８の０番
地が指定される。これは、記憶部群 １００の方から見
れば、０〜３番地に相当し、記憶部Ｍ＋、から０番地の
データ、記憶部Ｍ１から１番地のデータ、記憶ｆ′ｌ５
Ｍ２から２番地のデータ、記憶部■８から３酢地のデー
タが読み出される。
またアドレスとして２′４地が指定されたときは、ハは
Ｏｐ Ａ２は１０（２進法）であるので、アドレス加算
コントロール部２５によってデコードされたイｌｉ Ｃ
ｏ とＣ１は１となり、Ｃ２はＯ＋！＝１．ｉる。
Ｏｐ Ａ２は１０（２進法）であるので、アドレス加算
コントロール部２５によってデコードされたイｌｉ Ｃ
ｏ とＣ１は１となり、Ｃ２はＯ＋！＝１．ｉる。
このため、加’ｔ７啓ｚ２と２３の出力は１．加ＣＩ器
２４ の出力は０となる。したがって、記憶部Ｍ。
２４ の出力は０となる。したがって、記憶部Ｍ。
とＭｌは１岐地が指定され、記憶部Ｍ２とＭ８は０番地
が指定される。これは記憶部１００の方力）ら見れば、
記憶部Ｍ２から２齢地のデータ、記１、（部Ｍ ８から
３番地のデータ、記憶部Ｍ。から４市地のデータ、記１
．ｖ部ＩＶ１１から５番地のデータが読み出されること
となる。
が指定される。これは記憶部１００の方力）ら見れば、
記憶部Ｍ２から２齢地のデータ、記１、（部Ｍ ８から
３番地のデータ、記憶部Ｍ。から４市地のデータ、記１
．ｖ部ＩＶ１１から５番地のデータが読み出されること
となる。
同様に、この従来装置によれば任意の与えられたアドレ
スを先頭としてン土ｔｌｅする４バイトのデータが記憶
部へ１゜２Ｍ、、Ｍ２およびＭ８からそれぞれ１バイト
づつ、洸み出される。出力ドライバ２６は記憶部Ｍ。、
ＩＶ１□ 、１＼ｆ■２″およびＭ８から読み出され
たデータをそれぞれ出力データ Ｄ。、Ｄｌ。
スを先頭としてン土ｔｌｅする４バイトのデータが記憶
部へ１゜２Ｍ、、Ｍ２およびＭ８からそれぞれ１バイト
づつ、洸み出される。出力ドライバ２６は記憶部Ｍ。、
ＩＶ１□ 、１＼ｆ■２″およびＭ８から読み出され
たデータをそれぞれ出力データ Ｄ。、Ｄｌ。
Ｄ２ｅよびＤ８ としてデータバスに送り出す。
第１表は処理Ｈ〆１より入力される入力アドレス値と出
力データの記憶部アドレス値との関係を示し、上記の説
明をまとめたものである。
力データの記憶部アドレス値との関係を示し、上記の説
明をまとめたものである。
この第１表においてＮはＯ又は正の整数であり、符号Ｃ
６Ｉ Ｃ，およびＣ２は第３図のアドレス加算コント
ロール（ｄ号Ｃ８Ｉ Ｃ，およびＣ２に、また符号Ｍ。
６Ｉ Ｃ，およびＣ２は第３図のアドレス加算コント
ロール（ｄ号Ｃ８Ｉ Ｃ，およびＣ２に、また符号Ｍ。
、 Ｍ、 ｌ １１．’１２およびＭ８は第３１ｉｄ
の光憶部Ｍ。＋ ｊｖｆ、 ｔ Ｍ２ およびＭ８にそ
れぞれ対応する。
の光憶部Ｍ。＋ ｊｖｆ、 ｔ Ｍ２ およびＭ８にそ
れぞれ対応する。
第１表から明らかなように、記憶部Ｍ。では下位２ビツ
トのアドレス値に応じて、４Ｎか４Ｎ＋４の番地が指定
され、記憶部Ｍ１では４Ｎ＋１か４Ｎ＋５の番地が指定
される。また、記憶部Ｍ２では４Ｎ＋２．４Ｎ＋６の番
地が指定される。
トのアドレス値に応じて、４Ｎか４Ｎ＋４の番地が指定
され、記憶部Ｍ１では４Ｎ＋１か４Ｎ＋５の番地が指定
される。また、記憶部Ｍ２では４Ｎ＋２．４Ｎ＋６の番
地が指定される。
また、各アドレス加算コントロール信号Ｃ８，Ｃ１およ
びＣ３が論理１＋（（”１”を示すときにのみ出力デー
タのアドレス値が ４′だけ加算される。
びＣ３が論理１＋（（”１”を示すときにのみ出力デー
タのアドレス値が ４′だけ加算される。
ところで上記の従来装置６．によればアドレス単位より
大きな語長を並列読み出しすることができるが、これら
従来の記憶製置においては出力されたデータバイトの出
力される１ｌｔｔ番が不連続になるという問題があった
。
大きな語長を並列読み出しすることができるが、これら
従来の記憶製置においては出力されたデータバイトの出
力される１ｌｔｔ番が不連続になるという問題があった
。
第１表に示されているように、指定された読み出しアド
レスが４Ｎ番地である場合は記憶部ｔｙｌ、 ＋ＩＶＬ
、、Ｍ２ およびＭ８より出力されるデータはそれぞ
れ４Ｎ爵地、４Ｎ＋Ｌ＃地、４Ｎ＋２番地および４Ｎ＋
３番地と、低いアドレスより順次高いアドレスの順で出
力される。
レスが４Ｎ番地である場合は記憶部ｔｙｌ、 ＋ＩＶＬ
、、Ｍ２ およびＭ８より出力されるデータはそれぞ
れ４Ｎ爵地、４Ｎ＋Ｌ＃地、４Ｎ＋２番地および４Ｎ＋
３番地と、低いアドレスより順次高いアドレスの順で出
力される。
しかし、例えば４Ｎ＋２番地が指定された場合の記憶部
Ｍｏ、 Ｍｌｐ Ｍ２およびＭ８よりのｉｆ２み出し
データは順次４Ｎ＋４番地、４Ｎ＋５＠地。
Ｍｏ、 Ｍｌｐ Ｍ２およびＭ８よりのｉｆ２み出し
データは順次４Ｎ＋４番地、４Ｎ＋５＠地。
４Ｎ＋２番地および４Ｎ＋３番地となり、４Ｎ＋５番地
のとなりのバイトに４Ｎ＋２番地のデータが出力されデ
ータの出力順序が不連続となる。この問題は指定された
訊み出しアドレスが４Ｎ＋１又は４Ｎ＋３のときにも同
様に発生ずる。
のとなりのバイトに４Ｎ＋２番地のデータが出力されデ
ータの出力順序が不連続となる。この問題は指定された
訊み出しアドレスが４Ｎ＋１又は４Ｎ＋３のときにも同
様に発生ずる。
このように、ｉ己憶製置ｅ′ｉから１ｉ５ｃみ出された
データの帯地の出力１（員序が不浬続になると、図示さ
れていない後段の処理回路でのデータの扱いが面倒にな
るという欠点があった、より具体的に言えば。
データの帯地の出力１（員序が不浬続になると、図示さ
れていない後段の処理回路でのデータの扱いが面倒にな
るという欠点があった、より具体的に言えば。
該後段の処理回路で、記↑、は装置から１ｉＪｆ；み出
されたデータを該Ｃ己↑思装（６１に記憶さ〕している
？Ｊ地１狐に並べ換えて処理Ｃる必゛、ヅが生じ、処理
回路が１ｕ雑になるという欠点があった。
されたデータを該Ｃ己↑思装（６１に記憶さ〕している
？Ｊ地１狐に並べ換えて処理Ｃる必゛、ヅが生じ、処理
回路が１ｕ雑になるという欠点があった。
この発明の目的は、前記した従来技術の欠点を除去し、
いかなる流６出し先頭アドレスが与えられても、出力さ
れるデータのＩ順序がアドレスの順序通りに正しく並べ
られて出力されるような記憶装置１！１を提供ぐるにあ
る。
いかなる流６出し先頭アドレスが与えられても、出力さ
れるデータのＩ順序がアドレスの順序通りに正しく並べ
られて出力されるような記憶装置１！１を提供ぐるにあ
る。
本発明の特徴は、ｄＣ１，Ｑ部群の１安段に出力データ
の順序を入れ替えるセレクタ群を設け、該記憶部群より
出力された並夕１ｊデータの順序を記憶アドレスの順序
に対応するように入れ替えて出力するようにした点にあ
る。
の順序を入れ替えるセレクタ群を設け、該記憶部群より
出力された並夕１ｊデータの順序を記憶アドレスの順序
に対応するように入れ替えて出力するようにした点にあ
る。
第４図に本発明の一実施例を示す。商において、４０
は記憶部Ｍ。ｌ Ｎ１＋ ｌ Ｍ２ およびＭ８の出
力を、アドレスの下位ビットによりセレクトするセレク
タ群であり、該セレクタ群は４つのセレクタ４１ 、
４２ 、 ４３および４４から構成されている。
は記憶部Ｍ。ｌ Ｎ１＋ ｌ Ｍ２ およびＭ８の出
力を、アドレスの下位ビットによりセレクトするセレク
タ群であり、該セレクタ群は４つのセレクタ４１ 、
４２ 、 ４３および４４から構成されている。
Ｄ ｇ ｒ Ｄ ｓ ｒ Ｄ ２およびＤ８はそれ
ぞれ上記セレクタ４１ 、４２ 、４３および４４の出
力線を示し、これらの出力線の各々は１バイト（８ビツ
ト）の債報をζ）ｋ列に伝送する。なお、上記以外の符
号は第３図と同じ物又は同等物を示す。
ぞれ上記セレクタ４１ 、４２ 、４３および４４の出
力線を示し、これらの出力線の各々は１バイト（８ビツ
ト）の債報をζ）ｋ列に伝送する。なお、上記以外の符
号は第３図と同じ物又は同等物を示す。
さらに具体的に説明すると、記憶部Ｍ。１Ｍ１゜Ｍ２
およびＭ８より出力されたそれぞれ８ビツトづつの読
み出しデータはセレクタ群４０に加えられる。セレクタ
群４０を構成する４つのセレクタ４１ 、 ４２．
４３および４４は、それぞれ１バイト（８ビツト）づつ
の出力線を持ち、各ビットごとに４本の人力線Ａ、Ｂ、
ＣおよびＤを持つ４：１セレクタである。
およびＭ８より出力されたそれぞれ８ビツトづつの読
み出しデータはセレクタ群４０に加えられる。セレクタ
群４０を構成する４つのセレクタ４１ 、 ４２．
４３および４４は、それぞれ１バイト（８ビツト）づつ
の出力線を持ち、各ビットごとに４本の人力線Ａ、Ｂ、
ＣおよびＤを持つ４：１セレクタである。
１記憶Ｈ＋ Ｍｏの１バー（ト（８ビツト）の出力は第
４図に示されているように第１のセレクタ４１のへ入力
、第２のセレクタ４２のＤ入力、第３のセレクタ４３の
Ｃ入力および４４のセレクタ４４のＢ入力に加えられて
いる。同様に、記憶部Ｍ、 １Ｍ２ 及びＭ８の１バイ
トの出力もそれぞれ図示されているようにして第１〜第
４セレクタ ４１．４２゜４３ および４４の各入力に
加えられている。
４図に示されているように第１のセレクタ４１のへ入力
、第２のセレクタ４２のＤ入力、第３のセレクタ４３の
Ｃ入力および４４のセレクタ４４のＢ入力に加えられて
いる。同様に、記憶部Ｍ、 １Ｍ２ 及びＭ８の１バイ
トの出力もそれぞれ図示されているようにして第１〜第
４セレクタ ４１．４２゜４３ および４４の各入力に
加えられている。
セレクタ群４０には制・抑大力信号としてアドレス下位
ピッｌ−Ａ２が加えられる。Ａ２はこのｆｉｔでは２ビ
ツトである。セレクタ街・４０は制−入力信号の値Ａ２
により、入力Ａ、Ｂ、Ｃ，ＤのＰＩれかのデータをＬ）
。−Ｄ８に出力する。この実施勿」では、制御１１人力
信号の値Ａ２がＯＯのときは入力Ａ。
ピッｌ−Ａ２が加えられる。Ａ２はこのｆｉｔでは２ビ
ツトである。セレクタ街・４０は制−入力信号の値Ａ２
により、入力Ａ、Ｂ、Ｃ，ＤのＰＩれかのデータをＬ）
。−Ｄ８に出力する。この実施勿」では、制御１１人力
信号の値Ａ２がＯＯのときは入力Ａ。
０１ の”とき人力Ｂ、１０のとき人力Ｃ１１１のと
き人力りが第１〜第４のセレクタ ４１〜４４によって
選択され、出力り。−Ｄ８に出力される。
き人力りが第１〜第４のセレクタ ４１〜４４によって
選択され、出力り。−Ｄ８に出力される。
以下に、本実施例の動作を説明する。
例えば、読出しアドレスとして５番地（Ｎ＝１゜Ｃｏ＝
１１’Ｃ，＝ Ｃ２＝Ｏ）が与えられた場合には、従来
装置の所で説明したのと同様にして、記憶部Ｍｔｏ−Ｍ
ｓはそれぞれ８番地、５番地、６番地および７番地のデ
ータを出力する。このときアドレス下位２ビツトの値Ａ
２は０１であり、これがセレクタ群４０の制御入力信号
として加えられるので上述したようにセレクタはＢ入力
を選択し、出力線Ｌ）。−１）８に出力する。
１１’Ｃ，＝ Ｃ２＝Ｏ）が与えられた場合には、従来
装置の所で説明したのと同様にして、記憶部Ｍｔｏ−Ｍ
ｓはそれぞれ８番地、５番地、６番地および７番地のデ
ータを出力する。このときアドレス下位２ビツトの値Ａ
２は０１であり、これがセレクタ群４０の制御入力信号
として加えられるので上述したようにセレクタはＢ入力
を選択し、出力線Ｌ）。−１）８に出力する。
第１〜＋Ａ ４のセレクタ４１〜４４のＢ入力には、そ
れぞれ記−１意ｉＪ Ｍ、 ＋ Ｉｖ１２＋ ｘｌ１
８ｒ〜１ｏ の出力が加えられているので、出力Ａｍ
Ｄ。−０８にはそれぞれ５，６，７．８番地のデータが
出力されることになり、出力データの連続性が１４＞ら
れる。
れぞれ記−１意ｉＪ Ｍ、 ＋ Ｉｖ１２＋ ｘｌ１
８ｒ〜１ｏ の出力が加えられているので、出力Ａｍ
Ｄ。−０８にはそれぞれ５，６，７．８番地のデータが
出力されることになり、出力データの連続性が１４＞ら
れる。
また、例えば読出しアドレスとして６番地（Ｎ＝１１
Ｃｏ＝Ｃ，＝１ 、 Ｃ２＝０）が与えられた場合には
、記ｔＫ 都Ｎ＼ｆｌｏ−ｉ）１１８はそれぞれＢ ｎ
ｔ地、９番地＋６’６地および７番地のデータを出力す
る。
Ｃｏ＝Ｃ，＝１ 、 Ｃ２＝０）が与えられた場合には
、記ｔＫ 都Ｎ＼ｆｌｏ−ｉ）１１８はそれぞれＢ ｎ
ｔ地、９番地＋６’６地および７番地のデータを出力す
る。
このとき、アドレス下位２ビツトの値Ａ２は１０であり
、セレクタ２ｉＩ４０の、７４．１〜；、■４のセレク
タ４１〜４４ によつＣ入力Ｃが選択される。。
、セレクタ２ｉＩ４０の、７４．１〜；、■４のセレク
タ４１〜４４ によつＣ入力Ｃが選択される。。
第１〜．！ｌ♂４のセレクタ４１〜４４のＣ入力には、
それぞれ記憶部Ｎ１□、〜ｊａ ｒ Ｍｇ Ｈｌ＋
’ｌ□の出力が加えられているので、出力、；♀Ｄｏ〜
■）８にはそれぞれ、６，７，８．９’ａ地のデータが
出力される。
それぞれ記憶部Ｎ１□、〜ｊａ ｒ Ｍｇ Ｈｌ＋
’ｌ□の出力が加えられているので、出力、；♀Ｄｏ〜
■）８にはそれぞれ、６，７，８．９’ａ地のデータが
出力される。
このように、本実１ｌｊ１ｉ ｆりｌｌによれば、読出
しのアドレスが何てあっても、連続ヒｔのある４バイト
の並タリデータを得ることンバできる。
しのアドレスが何てあっても、連続ヒｔのある４バイト
の並タリデータを得ることンバできる。
以上のように、本苑明に、Ｂいては、いかなる先舅アド
レスが与えられても、出力されるデータの順序がアドレ
スの順序ｔｉ！Ｌり番こ正しく、１にへられて出力され
るという効果がある。また、このため；図示され′Ｃい
ない後段の処理回路におけるデータの処理が１ｍ単にな
るという効果がある。
レスが与えられても、出力されるデータの順序がアドレ
スの順序ｔｉ！Ｌり番こ正しく、１にへられて出力され
るという効果がある。また、このため；図示され′Ｃい
ない後段の処理回路におけるデータの処理が１ｍ単にな
るという効果がある。
第１丙および４２図は、それぞれ従来のアドレス指定に
より読み出される記憶装置の概念図、４３図は従来の記
憶部１りのブロック図、第４図は本発明の一実施例のブ
ロック図を示Ｃ６ ２・・・タイミング発生器、２２ 、２３ 、２４
・・・加Ｒ藩、 ２５ ・・・アドレス加算コントロ
ール郡、４０ ・・・セレクタ群、１００・・・記憶
部群代理人弁理士 平 木 道 人 外１名
より読み出される記憶装置の概念図、４３図は従来の記
憶部１りのブロック図、第４図は本発明の一実施例のブ
ロック図を示Ｃ６ ２・・・タイミング発生器、２２ 、２３ 、２４
・・・加Ｒ藩、 ２５ ・・・アドレス加算コントロ
ール郡、４０ ・・・セレクタ群、１００・・・記憶
部群代理人弁理士 平 木 道 人 外１名
Claims (1)
- （１） 読み出し並列データバイト長より小さいアド
レス単位のアドレス指定を行なうことによって、複数の
記憶部によってね成された記憶部Ｊ１から並列的にデー
タの読み出しを行なう記憶装置において、該記憶部群の
データ出力部に接続された該記憶部と同截のセレクタか
らなるセレクタ群を具１ｉｉ＋し、該セレクタ群の制御
入力としてアドレスの下位ビットを加えることにより出
力データの順序が記１．４アドレスと同じ順序になるよ
うにしたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22289682A JPS59113582A (ja) | 1982-12-21 | 1982-12-21 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22289682A JPS59113582A (ja) | 1982-12-21 | 1982-12-21 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59113582A true JPS59113582A (ja) | 1984-06-30 |
Family
ID=16789558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22289682A Pending JPS59113582A (ja) | 1982-12-21 | 1982-12-21 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59113582A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285326A (ja) * | 1985-10-09 | 1987-04-18 | Nec Corp | レジスタフアイル方式 |
| JPS6288031A (ja) * | 1985-10-14 | 1987-04-22 | Nec Corp | レジスタフアイル方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
-
1982
- 1982-12-21 JP JP22289682A patent/JPS59113582A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285326A (ja) * | 1985-10-09 | 1987-04-18 | Nec Corp | レジスタフアイル方式 |
| JPS6288031A (ja) * | 1985-10-14 | 1987-04-22 | Nec Corp | レジスタフアイル方式 |
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