JPS59117264A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59117264A JPS59117264A JP57226202A JP22620282A JPS59117264A JP S59117264 A JPS59117264 A JP S59117264A JP 57226202 A JP57226202 A JP 57226202A JP 22620282 A JP22620282 A JP 22620282A JP S59117264 A JPS59117264 A JP S59117264A
- Authority
- JP
- Japan
- Prior art keywords
- source
- impurity layer
- insulating film
- drain
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は微細なＭＴＳ型の電界効果半導体装置に関す
る。
る。
Ｌ従来技術とその問題点〕
集積回路の集積度と応答速度の向上を図るためには半導
体装置を微細化することが必要である。
体装置を微細化することが必要である。
現在では素子の寸法を１〜２μｍＫまで微細化すること
が要求されている。ところでＭ）ｓ型ＦＥＴを微細化し
てゆくと特にンヲートチャネル効果やパンチスルーが起
り、微細化の障害となった。これらの問題点への対策と
して拡散層からなるソース。
が要求されている。ところでＭ）ｓ型ＦＥＴを微細化し
てゆくと特にンヲートチャネル効果やパンチスルーが起
り、微細化の障害となった。これらの問題点への対策と
して拡散層からなるソース。
ドレインを浅くする方法がとられる。ところがソース，
ドレインを浅くするとソース，ドレインの抵抗が増大し
素子特性に要影響を及ぼす。この問題点を解決するため
にＳｃｈｏｔｔｋ）’ ＭＯＳＦＥＴという構造が開発
された。第１図にその構造を示す。ｎ型のシリコン１０
１上にＳｃｈｏｔｔｌＯ’ 接合を形成する。
ドレインを浅くするとソース，ドレインの抵抗が増大し
素子特性に要影響を及ぼす。この問題点を解決するため
にＳｃｈｏｔｔｋ）’ ＭＯＳＦＥＴという構造が開発
された。第１図にその構造を示す。ｎ型のシリコン１０
１上にＳｃｈｏｔｔｌＯ’ 接合を形成する。
例えば白金シリサイド１０２がらなるンース，ドレイン
，ゲート絶縁膜１ｏ３、ゲート電極１０４が設けられる
。ソース，ドレインの白金シリサイド１０２の厚みは数
百〜千Ｘと極めて薄く、ショートチャネル効果やパンチ
スルーを防止することができる。
，ゲート絶縁膜１ｏ３、ゲート電極１０４が設けられる
。ソース，ドレインの白金シリサイド１０２の厚みは数
百〜千Ｘと極めて薄く、ショートチャネル効果やパンチ
スルーを防止することができる。
その上白金シリサイドは拡散層に比べて抵抗が極めて低
く抵抗の増大という問題をひき起すことなくソース、ド
レインを浅くすることができる。ところがＳ ｃ ｈ
ｏ ｔ ｔ ｋｙ ＭＯＳＦＥＴの問題はソース、ドレ
インとゲートの間にギャップ１０５が存在するため、Ｆ
ＥＴがＯＮ状態になった場合にも従来のＭＯＳ ＦＥＴ
にくらべて電流が流れにくいということである。
く抵抗の増大という問題をひき起すことなくソース、ド
レインを浅くすることができる。ところがＳ ｃ ｈ
ｏ ｔ ｔ ｋｙ ＭＯＳＦＥＴの問題はソース、ドレ
インとゲートの間にギャップ１０５が存在するため、Ｆ
ＥＴがＯＮ状態になった場合にも従来のＭＯＳ ＦＥＴ
にくらべて電流が流れにくいということである。
（ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃ’ｅ Ｍｅｅｔｉｎｇ＋１９８１、ｐ３６７）
。
ｅｖｉｃ’ｅ Ｍｅｅｔｉｎｇ＋１９８１、ｐ３６７）
。
本発明はＳｃｈｏｔｔｋｙＭＯ８ＦＥＴ型のトランジス
タにおいてＯＮ状態で十分に電流を流すことのできる構
造を提供する。
タにおいてＯＮ状態で十分に電流を流すことのできる構
造を提供する。
〔発明の概要〕
第２図に本発明の構造を示す。第１図のギャップ１０５
に相当するソース、ドレインのゲート絶縁膜２０３との
近接部分２０５に半導体基板２０１の導電型と異なる導
電型の不純物層を設け、残シのソース、ドレイン領域２
０２は半導体基板２０１とショットキー接合を形成する
材料を設ける。
に相当するソース、ドレインのゲート絶縁膜２０３との
近接部分２０５に半導体基板２０１の導電型と異なる導
電型の不純物層を設け、残シのソース、ドレイン領域２
０２は半導体基板２０１とショットキー接合を形成する
材料を設ける。
し発明の効果〕
本発明の構造によると、チャネル部が反転するとチャネ
ル部と２０５は同一導電型になり電気的につなが９、図
１のギャップの存在が原因となった電流が流れにくいと
いう問題を解消することができる。
ル部と２０５は同一導電型になり電気的につなが９、図
１のギャップの存在が原因となった電流が流れにくいと
いう問題を解消することができる。
第３図に本発明の実施例を示す。比抵抗１０泊のｐ型（
１００）のシリコン基板３０１上に通常の方法を用いて
膜厚１００Ａのシリコン酸化膜からなるゲート酸化膜３
０２とポリシリコンゲート電極３０３を形成する（第３
１）。次にイオン注入技術を用いて、加速電圧１０ＫＶ
、）”−ス１ｉｉｘ１０ ／ｃｄｏ＋件で硼素をイオ
ン注入し不純物層３０４を設ける（第３図ｂ）。次に（
至）酸化膜を形成し、反応性イオンエッチを施こすこと
によって絶縁層３０５を形成する（第３図Ｃ）。次に白
金３０６を膜厚７００Ｘ形成しく第３図ｄ）、公知の方
法で白金シリサイド化したソース、ドレイン領域３０７
を形成する。
１００）のシリコン基板３０１上に通常の方法を用いて
膜厚１００Ａのシリコン酸化膜からなるゲート酸化膜３
０２とポリシリコンゲート電極３０３を形成する（第３
１）。次にイオン注入技術を用いて、加速電圧１０ＫＶ
、）”−ス１ｉｉｘ１０ ／ｃｄｏ＋件で硼素をイオ
ン注入し不純物層３０４を設ける（第３図ｂ）。次に（
至）酸化膜を形成し、反応性イオンエッチを施こすこと
によって絶縁層３０５を形成する（第３図Ｃ）。次に白
金３０６を膜厚７００Ｘ形成しく第３図ｄ）、公知の方
法で白金シリサイド化したソース、ドレイン領域３０７
を形成する。
白金シリサイド化は絶縁層３０５直下には及ばないので
３０８の部分は不純物層のままで残留する（第３図ｅ）
。以上のようにして従来のＳｃｈｏｔｔｋｙＭＯ８ＦＥ
Ｔと比較して良好な電流−電圧特性を得ることができた
。
３０８の部分は不純物層のままで残留する（第３図ｅ）
。以上のようにして従来のＳｃｈｏｔｔｋｙＭＯ８ＦＥ
Ｔと比較して良好な電流−電圧特性を得ることができた
。
白金シリサイドとＮ型シリコン間のショットキーバリア
の高さは０．８５ｅＶである。このショットキー接合の
逆方向電流はバリアが高いほど小さくなる。バリアの高
さが０．９ｅＶのイリジウムシリサイドをハ１いること
によって白金シリサイドにくらべて十分に小さい逆方向
電流を達成することができた。
の高さは０．８５ｅＶである。このショットキー接合の
逆方向電流はバリアが高いほど小さくなる。バリアの高
さが０．９ｅＶのイリジウムシリサイドをハ１いること
によって白金シリサイドにくらべて十分に小さい逆方向
電流を達成することができた。
第１図は従来の構造を説明する断面図、第２図は本発明
の詳細な説明する断面図、第３図（ａ）〜（ｅ）は本発
明の詳細な説明する断面図である。 図において、 ２０１ ・半導体基板、 ２０２・・・ショットキー接合を形成する材料、２０３
・・ゲート絶縁膜、 ２０４・・ゲート電極、２０５・・・不純物層。 第 １ 図 第 ２ 図
の詳細な説明する断面図、第３図（ａ）〜（ｅ）は本発
明の詳細な説明する断面図である。 図において、 ２０１ ・半導体基板、 ２０２・・・ショットキー接合を形成する材料、２０３
・・ゲート絶縁膜、 ２０４・・ゲート電極、２０５・・・不純物層。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 （１１ＭＪｓ型の電界効果半導体装置において、第１導
電型の半導体基板表面にゲート絶縁膜とゲート磁極を有
し、半導体基板表面層に形成されるソース、ドレインの
ゲート絶縁膜との近接部分が第２の導電型の不純物層か
ら成り、かつ残部のソース。 ドレイン領域が半導体基板とショットキー接合を形成す
る材料力・ら成ることを特徴とする半導体装置。 （２）第１導電型がＮ型、ショットキー接合を形成する
材料がイリジウムシリサイドであることを特徴とする特
許 装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226202A JPS59117264A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226202A JPS59117264A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117264A true JPS59117264A (ja) | 1984-07-06 |
Family
ID=16841484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226202A Pending JPS59117264A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625641A (ja) * | 1985-04-09 | 1987-01-12 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 低温プラズマ窒化方法及びその際に形成される窒化膜の適用 |
| JPH06224428A (ja) * | 1992-12-18 | 1994-08-12 | Internatl Business Mach Corp <Ibm> | 電界効果トランジスタ及びその形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766671A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Semiconductor device |
-
1982
- 1982-12-24 JP JP57226202A patent/JPS59117264A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766671A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625641A (ja) * | 1985-04-09 | 1987-01-12 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 低温プラズマ窒化方法及びその際に形成される窒化膜の適用 |
| JPH06224428A (ja) * | 1992-12-18 | 1994-08-12 | Internatl Business Mach Corp <Ibm> | 電界効果トランジスタ及びその形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3174593B2 (ja) | 半導体装置及びその製造方法 | |
| US6372557B1 (en) | Method of manufacturing a lateral fet having source contact to substrate with low resistance | |
| US4952991A (en) | Vertical field-effect transistor having a high breakdown voltage and a small on-resistance | |
| JPH01310576A (ja) | 半導体装置およびその製造方法 | |
| US4454523A (en) | High voltage field effect transistor | |
| CN1075246C (zh) | 半导体器件及其制造方法 | |
| JPH0846200A (ja) | 集積化構造のｍｏｓ技術高速電力装置及びその製造方法 | |
| JPH08125180A (ja) | 半導体装置およびその製造方法 | |
| JP3354127B2 (ja) | 高電圧素子及びその製造方法 | |
| JPS61194777A (ja) | 半導体集積回路装置 | |
| JP2519608B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0945905A (ja) | 半導体装置およびその製造方法 | |
| JPS58175872A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JPS59117264A (ja) | 半導体装置 | |
| JP3008480B2 (ja) | 半導体装置 | |
| JP2727590B2 (ja) | Ｍｉｓ型半導体装置 | |
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JP2917931B2 (ja) | インバータ構造 | |
| JP2002289697A (ja) | 相補型絶縁ゲート型トランジスタ | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| JPH0555583A (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
| JP2540754B2 (ja) | 高耐圧トランジスタ | |
| JP3376209B2 (ja) | 半導体装置とその製造方法 | |
| JPH1012876A (ja) | 半導体装置 | |
| JP2956538B2 (ja) | 半導体装置の製造方法 |