JPS59117651A - シングルチツプマイクロコンピユ−タのメモリ拡張回路 - Google Patents
シングルチツプマイクロコンピユ−タのメモリ拡張回路Info
- Publication number
- JPS59117651A JPS59117651A JP57234499A JP23449982A JPS59117651A JP S59117651 A JPS59117651 A JP S59117651A JP 57234499 A JP57234499 A JP 57234499A JP 23449982 A JP23449982 A JP 23449982A JP S59117651 A JPS59117651 A JP S59117651A
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、内蔵命令メモリを有するシングルチップマイ
クロコンピュータに関するものでアル。
クロコンピュータに関するものでアル。
従来例の構成とその問題点
近年、１つのＬＳＩ （Ｌａｒｇｅ ＳｃａｌｅＩｎ
ｔｅｇｒａｔｉｏｎ）上に全てのコノピユータ機能を内
蔵するシングルテンプマイクロコンピュータは各種装置
のコントローラとして、数多く利用されている。
ｔｅｇｒａｔｉｏｎ）上に全てのコノピユータ機能を内
蔵するシングルテンプマイクロコンピュータは各種装置
のコントローラとして、数多く利用されている。
一般Ｋ、シングルチップマイクロコンピュータのプログ
ラムに内蔵命令メモリ（多くの場合はＲＯＭ）に格納さ
れている。しかしながら、内蔵ＲＯＭは、ＬＳＩのチッ
プサイズの制約により、メモリ容量゛に制限を受けるた
め、外部に拡張メモリを必要とする場合があった。又、
プログラム開発時には、何らかの方法によって、命令メ
モリとしての外部メモリをアクセス可能としなければな
らない。
ラムに内蔵命令メモリ（多くの場合はＲＯＭ）に格納さ
れている。しかしながら、内蔵ＲＯＭは、ＬＳＩのチッ
プサイズの制約により、メモリ容量゛に制限を受けるた
め、外部に拡張メモリを必要とする場合があった。又、
プログラム開発時には、何らかの方法によって、命令メ
モリとしての外部メモリをアクセス可能としなければな
らない。
以下に、従来のシングルチップマイクロコンピュータに
おけるメモリ拡張回路を説明する。
おけるメモリ拡張回路を説明する。
第１図は従来のシングルチップマイクロコンピュータに
おけ名ｕｏＭ拡張回路のブロック構成図を示すものであ
る。１は命令実行アドレスを示すプログラムカウンタ（
ｐｃ）、２はプログラムを格納する内部ＲＯＭ、３はプ
ログラムを格納する外部ＲＯＭ、４は外部ＲＯＭ３のア
ドレス信号、６は内部ＲＯＭ２のデータ、６は外部ＲＯ
Ｍ３のデータ、７は内部ＲＯＭ２のデータと外部ＲＯＭ
３のデータとを選択出力するマルチプレクサ（ＭＰＸ）
、８はＭＰＸ７の出力を入力とする命令レジスタ（ＩＲ
）、９は内部／外部ＲＯＭ選択制創部、１０は内部／外
部ＲＯＭ選択制師部９の出力制御信号であり、ＭＰＸ７
の入力選択をする。
おけ名ｕｏＭ拡張回路のブロック構成図を示すものであ
る。１は命令実行アドレスを示すプログラムカウンタ（
ｐｃ）、２はプログラムを格納する内部ＲＯＭ、３はプ
ログラムを格納する外部ＲＯＭ、４は外部ＲＯＭ３のア
ドレス信号、６は内部ＲＯＭ２のデータ、６は外部ＲＯ
Ｍ３のデータ、７は内部ＲＯＭ２のデータと外部ＲＯＭ
３のデータとを選択出力するマルチプレクサ（ＭＰＸ）
、８はＭＰＸ７の出力を入力とする命令レジスタ（ＩＲ
）、９は内部／外部ＲＯＭ選択制創部、１０は内部／外
部ＲＯＭ選択制師部９の出力制御信号であり、ＭＰＸ７
の入力選択をする。
以上のように構成された従来のメモリ拡張回路の動作を
以下説明する。
以下説明する。
内部／外部ＲＯＭ選択制斜部９は、一般にＬＳＩ端子入
力によって選択信号を生成するが、選択制御命令による
こともある。
力によって選択信号を生成するが、選択制御命令による
こともある。
ＭＰＸ了は選択出力信号１０によって、内部ＲＯＭデー
タ６あるいは外部ＲＯＭデータ６をＩＲｓに選択入力し
、ＩＲ８の出力が命令デコーダに入力され命令実行制御
をおこなっていた。
タ６あるいは外部ＲＯＭデータ６をＩＲｓに選択入力し
、ＩＲ８の出力が命令デコーダに入力され命令実行制御
をおこなっていた。
しかしながら、上記のような構成では、外部ＲＯＭ３は
内部ＲＯＭ２と同二語長にせねばならない。すなわち、
内部ＲＯＭデータ６と外部ＲＯＭデータ６とは同一ビッ
ト数となる。このことによって、以下に記す問題が生ず
る。
内部ＲＯＭ２と同二語長にせねばならない。すなわち、
内部ＲＯＭデータ６と外部ＲＯＭデータ６とは同一ビッ
ト数となる。このことによって、以下に記す問題が生ず
る。
一般に、外部ＲＯＭはコスト面の制約により、特定のシ
ングルチップマイクロコンピュータ専用のものでなく、
汎用ＲＯＭを使用することが好ましい。しかし、汎用Ｒ
ＯＭの多くは１語長が８ビツト等の特定の値をとるため
、シングルチップマイクロコンピュータの命令語長に制
約をうけることがある。たとえば、命令語長を１２ビツ
トとすると、−語８ビットの汎用ＲＯＭを使用すれば、
並列に２個接続しなければならない。
ングルチップマイクロコンピュータ専用のものでなく、
汎用ＲＯＭを使用することが好ましい。しかし、汎用Ｒ
ＯＭの多くは１語長が８ビツト等の特定の値をとるため
、シングルチップマイクロコンピュータの命令語長に制
約をうけることがある。たとえば、命令語長を１２ビツ
トとすると、−語８ビットの汎用ＲＯＭを使用すれば、
並列に２個接続しなければならない。
マイクロコンピュータの命令語長は、命令の高速実行を
可能にするため、命令の多くを１語で構成することが望
まれる。そこで、１命令語をたとえば１ｏビツトあるい
は１２ビツトとしたとすると、内部ＲＯＭのみを使用す
る場合においては、何ら問題を生じないが、外部ＲＯＭ
拡張時に先に述べた問題が生ずるわけである。
可能にするため、命令の多くを１語で構成することが望
まれる。そこで、１命令語をたとえば１ｏビツトあるい
は１２ビツトとしたとすると、内部ＲＯＭのみを使用す
る場合においては、何ら問題を生じないが、外部ＲＯＭ
拡張時に先に述べた問題が生ずるわけである。
発明の目的
本発明は上記従来の問題点を解消するもので、マイクロ
コンピュータの命令語長に拘わらず、外部ＲＯＭとして
、汎用ＲＯＭを効率よく使用可能なシングルチップマイ
クロコンピュータにおける外部ＲＯＭ拡張回路を提供す
ることを目的とする。
コンピュータの命令語長に拘わらず、外部ＲＯＭとして
、汎用ＲＯＭを効率よく使用可能なシングルチップマイ
クロコンピュータにおける外部ＲＯＭ拡張回路を提供す
ることを目的とする。
発明の構成
本発明は、外部拡張メモリアドレス生成部及び外部ＲＯ
Ｍデータラッチとを新だに付加した外部ＲＯＭ拡張可能
なシングルチップマイクロコンピュータであり、外部Ｒ
ＯＭのビット幅に拘わらず、命令語構成の自由度を持た
せることのできるものである。
Ｍデータラッチとを新だに付加した外部ＲＯＭ拡張可能
なシングルチップマイクロコンピュータであり、外部Ｒ
ＯＭのビット幅に拘わらず、命令語構成の自由度を持た
せることのできるものである。
実施例の説明
第２図は、本発明の一実施例におけるシングルチップマ
イクロコンピュータのメモリアクセス部のブロック構成
図を示すものである。
イクロコンピュータのメモリアクセス部のブロック構成
図を示すものである。
第２図において、ＰＣｌ、内部ＲＯＭ２．ＲＯＭアドレ
ス信号４．内部ＲＯＭデータ６、マルチプレクサ７、Ｉ
Ｒ８，内部／外部ＲＯＭ選択制（財）部９は第１図に示
しだ従来の構成と同一である。
ス信号４．内部ＲＯＭデータ６、マルチプレクサ７、Ｉ
Ｒ８，内部／外部ＲＯＭ選択制（財）部９は第１図に示
しだ従来の構成と同一である。
本実施例のポイントは、外部拡張アドレス生成部１１．
及び拡張アドレス信号１２．外部ＲＯＭ３人の読出しデ
ータ６Ａ、シングルチップマイクロコンピュータへの入
力データを保持するラーツテ１３を設けた点である。Ｍ
ＰＸ７ 、外部拡張アドレス生成部１１．ラッチ１３は
それぞれ内部／外部ＲＯＭ選択制（財）部９よりの制岬
信号１０Ａ。
及び拡張アドレス信号１２．外部ＲＯＭ３人の読出しデ
ータ６Ａ、シングルチップマイクロコンピュータへの入
力データを保持するラーツテ１３を設けた点である。Ｍ
ＰＸ７ 、外部拡張アドレス生成部１１．ラッチ１３は
それぞれ内部／外部ＲＯＭ選択制（財）部９よりの制岬
信号１０Ａ。
１０Ｂ、１０Ｃによって制御される。
第３図（ａ） 、 （ｂ）にそれぞれ内部ＲＯＭのデー
タ構成、外部ＲＯＭのデータ構成を示す。なお以下の説
明において、最少命令語長を１２ビツトとする。
タ構成、外部ＲＯＭのデータ構成を示す。なお以下の説
明において、最少命令語長を１２ビツトとする。
汎用ＲＯＭは一語８ビット単位で構成されるものが多い
が、本実施例は結論的に言えば、内部Ｒ□Ｍ２と外部Ｒ
ＯＭ３Ａのメモリ格納状態を第３図に示すように変換可
能とすることにある。
が、本実施例は結論的に言えば、内部Ｒ□Ｍ２と外部Ｒ
ＯＭ３Ａのメモリ格納状態を第３図に示すように変換可
能とすることにある。
第４図に、本実施例の内部ＲＯＭ２ 、外部ＲＯＭ３人
のアクセス時の動作を示している。
のアクセス時の動作を示している。
命令実行サイクルは、一般に命令フェッチ、デコード、
実行に分けられるが、本実施）では勿論命令フェッチ部
に関する。第４図（ＩＬ）に内部ＲＯＭによる命令サイ
クル人を、第４図（ｂ）に外部ＲＯＭによる命令サイク
ルＢを示す。
実行に分けられるが、本実施）では勿論命令フェッチ部
に関する。第４図（ＩＬ）に内部ＲＯＭによる命令サイ
クル人を、第４図（ｂ）に外部ＲＯＭによる命令サイク
ルＢを示す。
以下、第２図の実施例に従って、第４図の命令実行サイ
クルを説明する。
クルを説明する。
（１）内部ＲＯＭ命令サイクルの場合
ＰＣ１で指定される命令アドレスが内部ＲＯＭ２に印加
され、その読出しデータ６はＭＰＸ７を介してＩｎ７に
命令フェッチサイクルの最後に人力される。
され、その読出しデータ６はＭＰＸ７を介してＩｎ７に
命令フェッチサイクルの最後に人力される。
（２）外部ＲＯＭ命令サイクルの場合
外部ＲＯＭアドレスはＰＣｌと、外部メモリ拡張アドレ
ス生成部１１とによって生成され、アドレス信号４及び
１２が出力端子を経て、外部ＲＯＭ３Ａに印加される。
ス生成部１１とによって生成され、アドレス信号４及び
１２が出力端子を経て、外部ＲＯＭ３Ａに印加される。
拡張アドレス信号１２は最下位アドレスビットとなシ、
その上位ビットはアドレス信号４となる。
その上位ビットはアドレス信号４となる。
命令フェッチザイクルＢは、命令フェッチサイクル人を
２分子ることにより得られる。２分されだ命令サイクル
で、内部／外部ＲＯＭ選択制一部９の制御信号ＩＣ１に
より、外部メモリ拡張アドレス生成部１・１が制御され
、前半では拡張アドレス信号は０に、後半では１となる
。
２分子ることにより得られる。２分されだ命令サイクル
で、内部／外部ＲＯＭ選択制一部９の制御信号ＩＣ１に
より、外部メモリ拡張アドレス生成部１・１が制御され
、前半では拡張アドレス信号は０に、後半では１となる
。
前半の命令フェッチ人では、下位命令アドレスデータを
読出し、そのデータをラッチＡ１３にラッチする。後半
の命令フェッチＢでは、上位命令アドレスデータを読出
し、そのデータをラッチＡ１３にラッチされている下位
命令アドレスデータと共に、ＭＰＸ７を介して、ＩＲｓ
に入力される。Ｉｎ２に入力された命令は、内部ＲＯＭ
２からの命令と同様にデコードされ、実行される。
読出し、そのデータをラッチＡ１３にラッチする。後半
の命令フェッチＢでは、上位命令アドレスデータを読出
し、そのデータをラッチＡ１３にラッチされている下位
命令アドレスデータと共に、ＭＰＸ７を介して、ＩＲｓ
に入力される。Ｉｎ２に入力された命令は、内部ＲＯＭ
２からの命令と同様にデコードされ、実行される。
なお本実施例において、内部ＲＯＭ１語を外部ＲＯＭ２
語に格納する方法を示したが、本発明は勿論２語に限定
するものでなく、３語以上に拡張可能である。又、一般
に、シングルチップマイクロコンピュータの内部ＲＯＭ
のアクセス時間はチップサイズ及び消費電力によって制
限を受ける。
語に格納する方法を示したが、本発明は勿論２語に限定
するものでなく、３語以上に拡張可能である。又、一般
に、シングルチップマイクロコンピュータの内部ＲＯＭ
のアクセス時間はチップサイズ及び消費電力によって制
限を受ける。
しかし、汎用ＲＯＭは１語のデータ幅には制限をうける
が、高速のアクセス信号を有するものが多く、内部ＲＯ
Ｍの１アクセス時間に、複数回の外部ＲＯＭアクセスを
することは容易に可能となる。
が、高速のアクセス信号を有するものが多く、内部ＲＯ
Ｍの１アクセス時間に、複数回の外部ＲＯＭアクセスを
することは容易に可能となる。
また本実施例の説明において、命令メモリの場合におけ
る外部拡張について説明をおこなったが本発明の考え方
は、データメモリの拡張に対しても適用できることは言
うまでもない。
る外部拡張について説明をおこなったが本発明の考え方
は、データメモリの拡張に対しても適用できることは言
うまでもない。
発明の効果
以上のように本発明のシングルチップマイクロコンピュ
ータのメモリ拡張回路は、次に述べる効果をもたらし、
その実用的価値は犬なるものがある。
ータのメモリ拡張回路は、次に述べる効果をもたらし、
その実用的価値は犬なるものがある。
（１）外部ＲＯＭに内部ＲＯＭ幅すなわち命令語長と無
関係に汎用ＲＯＭを使用することが可能で、命令語構成
の自由度が大きい。勿論複数のＲＯＭを並列に接続して
も任意の命令語長が可能となるが、ＲＯＭの大容量化、
低価格化、高速化という技術動向から考えれば、多くの
場合、単一のＲＯＭによる外部拡張が可能となる本発明
のアドレス分割方式は、実装スペースの減少という効果
をもたらす。
関係に汎用ＲＯＭを使用することが可能で、命令語構成
の自由度が大きい。勿論複数のＲＯＭを並列に接続して
も任意の命令語長が可能となるが、ＲＯＭの大容量化、
低価格化、高速化という技術動向から考えれば、多くの
場合、単一のＲＯＭによる外部拡張が可能となる本発明
のアドレス分割方式は、実装スペースの減少という効果
をもたらす。
たとえば、１命令語１２ビットとし、４に語の拡張を考
えると、従来方式では、１語８ビツトのＲＯＭを２つ必
要としだが、本発明によれば、現在既に実用となってい
る８に語のＲＯＭ（ａＫｘｓビット）を１つ必要とする
だけである。
えると、従来方式では、１語８ビツトのＲＯＭを２つ必
要としだが、本発明によれば、現在既に実用となってい
る８に語のＲＯＭ（ａＫｘｓビット）を１つ必要とする
だけである。
（２）外部ＲＯＭアクセス時のビ／端子数の増加を少く
することができる。たとえば、第３図に示したように命
令語を１２ビツト構成とすると、従来例では、命令語８
ビツトの場合に較べるとピン端子は４本増加するが、本
発明の構成によれば、１語８ビツトのＲＯＭを使用して
も、アドレス拡張ビットとして、ピン端子１本の増加に
とどまる。
することができる。たとえば、第３図に示したように命
令語を１２ビツト構成とすると、従来例では、命令語８
ビツトの場合に較べるとピン端子は４本増加するが、本
発明の構成によれば、１語８ビツトのＲＯＭを使用して
も、アドレス拡張ビットとして、ピン端子１本の増加に
とどまる。
第１図は従来のシングルチップマイクロコンピュータに
おけるＲＯＭ拡張回路のブロック結線図、第２図は本発
明の一実施例におけるＲＯＭ拡張回路のブロック結線図
、第３図は同回路の内部ＲＯＭ及び外部ＲＯＭのデータ
を示す図、第４図は同回路の命令実行サイクルを示す図
である。 １・・・・・・プログラムカウンタ、２・・・・・・内
部ＲＯＭ。 ３人・・・・・・外部ＲＯＭ、７・・・・・・マルチプ
レクサ、９・・・・・・内部／外部ＲＯＭ選択制鐸部、
１１・・・・・・外部拡張アドレス生成部、１３・・・
・・・ラッチ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１５１１ ｒＩＡ 第３図 第 ４図 まえ出しデ“う乞ｆｆ）ｉ’ねクッチ β
おけるＲＯＭ拡張回路のブロック結線図、第２図は本発
明の一実施例におけるＲＯＭ拡張回路のブロック結線図
、第３図は同回路の内部ＲＯＭ及び外部ＲＯＭのデータ
を示す図、第４図は同回路の命令実行サイクルを示す図
である。 １・・・・・・プログラムカウンタ、２・・・・・・内
部ＲＯＭ。 ３人・・・・・・外部ＲＯＭ、７・・・・・・マルチプ
レクサ、９・・・・・・内部／外部ＲＯＭ選択制鐸部、
１１・・・・・・外部拡張アドレス生成部、１３・・・
・・・ラッチ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１５１１ ｒＩＡ 第３図 第 ４図 まえ出しデ“う乞ｆｆ）ｉ’ねクッチ β
Claims (1)
- 【特許請求の範囲】 命令語を格納する内部メモリと、前記メモリアドレスを
指定するプログラムカウンタと、外部メモリを前記プロ
グラムカウンタと共にアドレス指定する外部拡張アドレ
ス生成部と、外部メモリのデータを入力とするラッチと
、内部メモリデータ。 チブレクザと、すくなくとも前記外部拡張アドレス生成
部、外部メモリデータのラッチ及びマルチプレクサを制
御する内部／外部メモリ制御部を備えだことを特徴とす
るシングルチップマイクロコンピュータのメモリ拡張回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234499A JPS59117651A (ja) | 1982-12-24 | 1982-12-24 | シングルチツプマイクロコンピユ−タのメモリ拡張回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234499A JPS59117651A (ja) | 1982-12-24 | 1982-12-24 | シングルチツプマイクロコンピユ−タのメモリ拡張回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117651A true JPS59117651A (ja) | 1984-07-07 |
Family
ID=16971980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234499A Pending JPS59117651A (ja) | 1982-12-24 | 1982-12-24 | シングルチツプマイクロコンピユ−タのメモリ拡張回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117651A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183331A (ja) * | 1989-01-09 | 1990-07-17 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135947A (en) * | 1979-04-10 | 1980-10-23 | Sharp Corp | Microcomputer |
| JPS5798059A (en) * | 1980-12-12 | 1982-06-18 | Nec Corp | Information processing device |
-
1982
- 1982-12-24 JP JP57234499A patent/JPS59117651A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135947A (en) * | 1979-04-10 | 1980-10-23 | Sharp Corp | Microcomputer |
| JPS5798059A (en) * | 1980-12-12 | 1982-06-18 | Nec Corp | Information processing device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183331A (ja) * | 1989-01-09 | 1990-07-17 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
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