JPS59117792A - 冗長回路を備えた半導体記憶装置 - Google Patents
冗長回路を備えた半導体記憶装置Info
- Publication number
- JPS59117792A JPS59117792A JP57226177A JP22617782A JPS59117792A JP S59117792 A JPS59117792 A JP S59117792A JP 57226177 A JP57226177 A JP 57226177A JP 22617782 A JP22617782 A JP 22617782A JP S59117792 A JPS59117792 A JP S59117792A
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- JP
- Japan
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- circuit
- signal
- address
- data line
- gate
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、冗長回路を備えた半導体記憶装置に関する
。
。
ＭＯＳダイナミックＲＡＭのような半導体記憶装置にお
いては、不良ビットの救済を図るため、予備のメモリ列
とこれを選択するためのデコーダとを設けて、不良ピッ
）を含むメモリ列を選択させるようなアドレスが入力さ
れたとき自動的にデコーダを切り換えて予備列を選択さ
せるようにり。
いては、不良ビットの救済を図るため、予備のメモリ列
とこれを選択するためのデコーダとを設けて、不良ピッ
）を含むメモリ列を選択させるようなアドレスが入力さ
れたとき自動的にデコーダを切り換えて予備列を選択さ
せるようにり。
た冗長回路が設けられることがある。
このような冗長回路を設けた場合、アドレス入力時に冗
長回路において先ず不良ビノトヲ含むメモリ列を選択づ
せるようなアドレスであるか否か判別してから、データ
線を選択してやらガければガらない。そのため、通常の
ＲＡＭよりもデータ線選択信号のタイミングが遅くされ
るようにされている。
長回路において先ず不良ビノトヲ含むメモリ列を選択づ
せるようなアドレスであるか否か判別してから、データ
線を選択してやらガければガらない。そのため、通常の
ＲＡＭよりもデータ線選択信号のタイミングが遅くされ
るようにされている。
ところが、従来の冗長回路を備えた半導体記憶装置にあ
っては、メモリセルアレイが不良ピットを含んでいない
場合にも、同じようなタイミングでデータ線が選択され
てしまうため、完全良品におけるアクナス時間が長くな
るという不都合があった。
っては、メモリセルアレイが不良ピットを含んでいない
場合にも、同じようなタイミングでデータ線が選択され
てしまうため、完全良品におけるアクナス時間が長くな
るという不都合があった。
そこでこの発明は、データ線を選択させるための信号の
経路を２つ設け、各経路における信号の 。
経路を２つ設け、各経路における信号の 。
伝達速度を異からしめるとともに、各経路にそれぞれゲ
ートを設けて、適当な選択設定回路によって一方の経路
のゲートのみ全開いてやることができるようにし、これ
によって、不良ピッ）ｋ含む製品と含１彦い製品とで信
号の発生経路を切り換え、これによってデータ線選択信
号のタイミングを異ならしめることができ、完全良品で
のアクセス時間を短くしてやることができるようにする
ことを目的とする。
ートを設けて、適当な選択設定回路によって一方の経路
のゲートのみ全開いてやることができるようにし、これ
によって、不良ピッ）ｋ含む製品と含１彦い製品とで信
号の発生経路を切り換え、これによってデータ線選択信
号のタイミングを異ならしめることができ、完全良品で
のアクセス時間を短くしてやることができるようにする
ことを目的とする。
以下図面に基づいてこの発明全説明する。
第１図は本発明に係る冗長回路を備えた半導体記憶装置
の一実施列奢示すものである。
の一実施列奢示すものである。
図において、■はＹデコーダ回路で、このＹデコーダ回
路には図示しないアドレスバッファ回路からアドレス信
号ａ：ｉ’ｉ 、ａ７ｉが供給される。２はデータ線選
択用のゲート回路で、この選択用ゲート回路２は、図示
しない、メモリセルアレイ内の各データ線に対応した数
だけ設けられている。
路には図示しないアドレスバッファ回路からアドレス信
号ａ：ｉ’ｉ 、ａ７ｉが供給される。２はデータ線選
択用のゲート回路で、この選択用ゲート回路２は、図示
しない、メモリセルアレイ内の各データ線に対応した数
だけ設けられている。
特に制限されないが、上記選択用ゲート回路２は３人力
ＡＮＤ回路によって構成されており、アドレスバッファ
回路から上記Ｙデコーダ回路１にアドレス信号ａｙｉ
、ａｙｌが入力これると、Ｙデコーダ回路１から複数の
駆動用ゲート回路２のうち一つに対し７て、ハイレベル
のデータ線選択信号φＳが供給される。
ＡＮＤ回路によって構成されており、アドレスバッファ
回路から上記Ｙデコーダ回路１にアドレス信号ａｙｉ
、ａｙｌが入力これると、Ｙデコーダ回路１から複数の
駆動用ゲート回路２のうち一つに対し７て、ハイレベル
のデータ線選択信号φＳが供給される。
３は信号発生回路で、この信号発生回路３は例１えは外
部から供給される列アドレスストローブ信号ＯＡＳに基
づいて、データ線を選択させるための駆動信号φｒｏｙ
’に発生する。この駆動信号φｒＱ７は、適当な遅延回
路４と囮ＩえばＭＯＳＦＥＴからなるトランスファゲー
ト５ａｉ弁する経路、またはゲー）５ｂのみを介する経
路全通って、選択信号発生回路６に供給畜れるようにさ
れている。この選択信号発生回路６においては駆動信号
φ’ｒＱｙまたは遅延回路４からの遅延信号φＥ］７に
基づいてデータ線選択信号φｙが発生され、上記選択用
ゲート回路２と予備のメモリ列のデータ線を選択するた
めのゲート回路７に供給される。
部から供給される列アドレスストローブ信号ＯＡＳに基
づいて、データ線を選択させるための駆動信号φｒｏｙ
’に発生する。この駆動信号φｒＱ７は、適当な遅延回
路４と囮ＩえばＭＯＳＦＥＴからなるトランスファゲー
ト５ａｉ弁する経路、またはゲー）５ｂのみを介する経
路全通って、選択信号発生回路６に供給畜れるようにさ
れている。この選択信号発生回路６においては駆動信号
φ’ｒＱｙまたは遅延回路４からの遅延信号φＥ］７に
基づいてデータ線選択信号φｙが発生され、上記選択用
ゲート回路２と予備のメモリ列のデータ線を選択するた
めのゲート回路７に供給される。
８はアドレス比較回路、９は不良ビットを含むメモリ列
のＹアドレスを記憶する不良アドレス記憶回路である。
のＹアドレスを記憶する不良アドレス記憶回路である。
上記アドレス比較回路８には、アドレスバッファ回路か
ら上記Ｙデコーダ回路１に供給される信号と同一の信号
ａｙｉ （ａｙ１’）と、上記不良アドレス記憶回路９
に記憶きれたアドレスを示す信号ａｙｌ（が入力されて
いる。アドレス比較回路９は、入力された２組のアドレ
ス信号ａ ｙ １トａｙｋが完全に一致すると、所定の
アドレス信号を形成して出力するっこのアト１／ス比較
回路９から出力されたアドレス信号は冗長デコーダ１０
に供給されてデコードされ、ハイレベルの係号φｄが出
力される。つ捷り、不良ビノトヲ含むメモリ列を選択す
るアドレス信号が入力されると、冗長デコーダ１０の出
力がハイレベルに変化されるようにづれている。
ら上記Ｙデコーダ回路１に供給される信号と同一の信号
ａｙｉ （ａｙ１’）と、上記不良アドレス記憶回路９
に記憶きれたアドレスを示す信号ａｙｌ（が入力されて
いる。アドレス比較回路９は、入力された２組のアドレ
ス信号ａ ｙ １トａｙｋが完全に一致すると、所定の
アドレス信号を形成して出力するっこのアト１／ス比較
回路９から出力されたアドレス信号は冗長デコーダ１０
に供給されてデコードされ、ハイレベルの係号φｄが出
力される。つ捷り、不良ビノトヲ含むメモリ列を選択す
るアドレス信号が入力されると、冗長デコーダ１０の出
力がハイレベルに変化されるようにづれている。
そし７て、この冗長デコーダ１０の出力信号φｄは、デ
ータ線選択信号φｙが一方の入力端子に供給ζ和でし）
る上記ゲート回路７の他力の入力端子に供給されている
。ゲート回路７の出力端子は予備メモリ列のデータ線に
接続されているので、上記データ線選択信号φｙと冗長
デコーダＩＯの出力信号φｄが共にノ・イレベルにされ
ると、予備のメモリ列のデータ紳ヲ選択する。
ータ線選択信号φｙが一方の入力端子に供給ζ和でし）
る上記ゲート回路７の他力の入力端子に供給されている
。ゲート回路７の出力端子は予備メモリ列のデータ線に
接続されているので、上記データ線選択信号φｙと冗長
デコーダＩＯの出力信号φｄが共にノ・イレベルにされ
ると、予備のメモリ列のデータ紳ヲ選択する。
また、上記冗長デコーダ１０の出力信号φｄは、ＡＮＤ
回路１１の一方の入力端子にも供給されている。このＡ
ＮＤ回路】１の他方の入力端子には、前記信号発生回路
３から邑力婆れる駆動信号φｒＱ７か入力されており、
データ線選択信号φｙが立ち上がる前に、駆動係号φｒ
Ｑ７とφｄか共に・・イレベルに変化婆れると、ハイレ
ベルの禁止信号φｋか発生でれる。
回路１１の一方の入力端子にも供給されている。このＡ
ＮＤ回路】１の他方の入力端子には、前記信号発生回路
３から邑力婆れる駆動信号φｒＱ７か入力されており、
データ線選択信号φｙが立ち上がる前に、駆動係号φｒ
Ｑ７とφｄか共に・・イレベルに変化婆れると、ハイレ
ベルの禁止信号φｋか発生でれる。
この禁止信号φには、前記選択用ケート回路２にイ〕！
給これるようにされており、禁止信号φｋがハイレベル
にされると、ゲート回路２の出力が禁止される。つまり
、入力アドレス信号が不良アドレス記憶回路９に記憶さ
れているアドレスと一致すると、冗長デコーダ１０の出
力信号φｄがノ〜イレベルに変化これて、この係号φｄ
の立上がシのタイミングですべての選択用ケート回路２
の出力が禁止され、たとえその後データ線選択信号φｙ
か入って来てもメモリセルアレイ内のデータ線が選択で
れ々いように々っている。これによって、不艮ビア）を
含むメモリ列のデータ線が選択され々いようにされる。
給これるようにされており、禁止信号φｋがハイレベル
にされると、ゲート回路２の出力が禁止される。つまり
、入力アドレス信号が不良アドレス記憶回路９に記憶さ
れているアドレスと一致すると、冗長デコーダ１０の出
力信号φｄがノ〜イレベルに変化これて、この係号φｄ
の立上がシのタイミングですべての選択用ケート回路２
の出力が禁止され、たとえその後データ線選択信号φｙ
か入って来てもメモリセルアレイ内のデータ線が選択で
れ々いように々っている。これによって、不艮ビア）を
含むメモリ列のデータ線が選択され々いようにされる。
この際、前記遅延回路４は、アドレス比較回路８におい
てアドレスの一致、不一致が判別されて冗長デコーダ１
０の出力信号φｄによってＡＮＤ回路１１から禁止信号
φｋが発生きれる捷での間、データ線選択信号φｙの発
生を遅らせて、誤まって不艮ピノ）ｋ含むメモリ列のデ
ータ線が選択され力いように１７でいる。
てアドレスの一致、不一致が判別されて冗長デコーダ１
０の出力信号φｄによってＡＮＤ回路１１から禁止信号
φｋが発生きれる捷での間、データ線選択信号φｙの発
生を遅らせて、誤まって不艮ピノ）ｋ含むメモリ列のデ
ータ線が選択され力いように１７でいる。
ところが、メモリセルアレイが不良ピッＩｆ含１ない場
合にも、上記のようにしてデータ線選択信号φｙの発生
が遅延されると、その分アクセス時間が不必要に長くて
れてし捷う。
合にも、上記のようにしてデータ線選択信号φｙの発生
が遅延されると、その分アクセス時間が不必要に長くて
れてし捷う。
１２は選択設定回路で、この選択設定回路１２は内部に
ヒユーズ素子１３を含んでおシ、予めこのヒユーズ素子
１３を切断またはそのままにしておくことによって、前
記トランスフアゲ−）５ａまたは５ｂの一方ケ選択的に
開いてやることができるようにされている。
ヒユーズ素子１３を含んでおシ、予めこのヒユーズ素子
１３を切断またはそのままにしておくことによって、前
記トランスフアゲ−）５ａまたは５ｂの一方ケ選択的に
開いてやることができるようにされている。
つまり、上記選択設定回路１２は、電源電圧■。０とグ
ランドＧＮＤとの間に直列Ｗ続されたヒユーズ素子１３
およびＭＯ８ＦＦ！ＴＱ、 と、同じくｖ。。
ランドＧＮＤとの間に直列Ｗ続されたヒユーズ素子１３
およびＭＯ８ＦＦ！ＴＱ、 と、同じくｖ。。
−ＧＮＤ間に直列接続これたＭＯ８ＦＥＴＱ２およびＱ
３とからなる。ＭＯ８ＦＥＴＱ＋ とＱ３はそれぞれお
互いにドレイン電圧が相手のゲート電極に印力ＩＴてれ
るようにきれている。また、ＭＯ８Ｆ Ｅ Ｔ Ｑ、
２はダイオード接続されている。そのたぬ、ヒーーズ素
子１３が切断されると、ＭＯ８ＦＥＴＱ、２に流される
比較的小さ力電流によって７−ドＮ、がハイレベルにさ
れ、また、これによって、Ｉシ０８ＦＥＴＱ２．がオン
されて、ノードＮ２がロウレベルにされる。一方、ヒユ
ーズ素子１３が切断されずそのｔ−ｉにされると、ノー
ドＮ２が比較曲面いレベルにされ、また、これによって
ＭＯ８ＦＥＴＱ３がオンされてノードＮ！がロウレベル
にされる。つ壕り、ヒーーズ素子１３とＭＯ８ＦＢＴＱ
、＋ 〜Ｑ３とによって一種の７リソブ７０ツブが構
成づれている。
３とからなる。ＭＯ８ＦＥＴＱ＋ とＱ３はそれぞれお
互いにドレイン電圧が相手のゲート電極に印力ＩＴてれ
るようにきれている。また、ＭＯ８Ｆ Ｅ Ｔ Ｑ、
２はダイオード接続されている。そのたぬ、ヒーーズ素
子１３が切断されると、ＭＯ８ＦＥＴＱ、２に流される
比較的小さ力電流によって７−ドＮ、がハイレベルにさ
れ、また、これによって、Ｉシ０８ＦＥＴＱ２．がオン
されて、ノードＮ２がロウレベルにされる。一方、ヒユ
ーズ素子１３が切断されずそのｔ−ｉにされると、ノー
ドＮ２が比較曲面いレベルにされ、また、これによって
ＭＯ８ＦＥＴＱ３がオンされてノードＮ！がロウレベル
にされる。つ壕り、ヒーーズ素子１３とＭＯ８ＦＢＴＱ
、＋ 〜Ｑ３とによって一種の７リソブ７０ツブが構
成づれている。
そして、上記選択設定回路（フリップフロップ）１２の
ノードＮ）が前記ＭＯ８）ランスフアゲ−）５ａのゲー
ト端子に、捷た、ノードＮ２がＭＯＳトランスフアゲ−
）５ｂのゲート端子にそれぞれ接続づれている。
ノードＮ）が前記ＭＯ８）ランスフアゲ−）５ａのゲー
ト端子に、捷た、ノードＮ２がＭＯＳトランスフアゲ−
）５ｂのゲート端子にそれぞれ接続づれている。
従って、ヒユーズ素子１３が切断されると、ノードＮ１
がハイ１ノベルにされてゲート５ａが開かれ、才た、ノ
ートＮ２がロウ１／ベルにされてゲー）５ｂが閉じられ
るうそのため、メモリセルアレイが不良ビｙト’、１含
む場合に、ヒユーズ素子１３を切断してやることによっ
て、信号発生回路３から出力され念駆動信号φ、。７は
遅延回路４に供給されて遅延信号φｅｙが発生される。
がハイ１ノベルにされてゲート５ａが開かれ、才た、ノ
ートＮ２がロウ１／ベルにされてゲー）５ｂが閉じられ
るうそのため、メモリセルアレイが不良ビｙト’、１含
む場合に、ヒユーズ素子１３を切断してやることによっ
て、信号発生回路３から出力され念駆動信号φ、。７は
遅延回路４に供給されて遅延信号φｅｙが発生される。
この遅延信号φＲ７によって、データ線選択信号φｙが
形成きれるため、信号φｙの立上が９は少し、遅れるよ
うになる。
形成きれるため、信号φｙの立上が９は少し、遅れるよ
うになる。
これに対し、メモリセルアレイが不良ピノ）ｋ含まガ（
へ場合には、ヒユーズ素子１３を切断せずにそのままに
しておいてやる。すると、選択設定回路］２内のノード
Ｎ１がロウレベルにされ、ノードＮ２がハイ１ノベルに
でれる。これにより、ゲ）５ａが閉じられて、ゲー）５
ｂが開かれ、選択信号φｒｏ７はゲー）５ｂｉ通って直
接選択信号発生回路６に供給され、データ線選択信号φ
ｙが発、生される、その結果、選択信号φＶの発生がヒ
ユーズ素子１３を切断した場合に比べて早くされ、アク
セス時間が短縮はれる。
へ場合には、ヒユーズ素子１３を切断せずにそのままに
しておいてやる。すると、選択設定回路］２内のノード
Ｎ１がロウレベルにされ、ノードＮ２がハイ１ノベルに
でれる。これにより、ゲ）５ａが閉じられて、ゲー）５
ｂが開かれ、選択信号φｒｏ７はゲー）５ｂｉ通って直
接選択信号発生回路６に供給され、データ線選択信号φ
ｙが発、生される、その結果、選択信号φＶの発生がヒ
ユーズ素子１３を切断した場合に比べて早くされ、アク
セス時間が短縮はれる。
なお、前記不艮アドレス記憶回路９は、既に提案されて
いる方法と同様にして、例えば電源電圧またはグランド
に接続はれた端子と回路の設定点との間に各々設けられ
たヒユーズ素子全切断またはその−１まにすることによ
って、所望の不艮アドレスをプログラムすることができ
るようにされているっ 従って、この不艮アドレス記憶回路９におけるヒユーズ
の切断による不艮アドレスの設定の際に、上記選択設定
回路１２内のヒユーズ素子１３を切断してやることによ
って、全く新しい工程を付加することなく、選択設定回
路１２に２けるレベル設定を行なうことができる。
いる方法と同様にして、例えば電源電圧またはグランド
に接続はれた端子と回路の設定点との間に各々設けられ
たヒユーズ素子全切断またはその−１まにすることによ
って、所望の不艮アドレスをプログラムすることができ
るようにされているっ 従って、この不艮アドレス記憶回路９におけるヒユーズ
の切断による不艮アドレスの設定の際に、上記選択設定
回路１２内のヒユーズ素子１３を切断してやることによ
って、全く新しい工程を付加することなく、選択設定回
路１２に２けるレベル設定を行なうことができる。
壕り、上記不艮アドレス記憶回路９として、ヒユーズ素
子の代わ９ＶＣ電源電圧賛たはグランドと回路内の設定
点との間に設けられた高抵抗素子をレザーアニールによ
って低抵抗化させることによって不良アドレスの設定を
行方うようにしたものも提案されている。この場合には
、第１図の選択設定回路１２内のヒユーズ素子１３０代
わりにポリシリコン等から々る高抵抗素子を用（ハ、１
ノザーアニールによって低抵抗化［〜てノードＮ、、Ｎ
２のレベルを設定してやるようにすればよい。
子の代わ９ＶＣ電源電圧賛たはグランドと回路内の設定
点との間に設けられた高抵抗素子をレザーアニールによ
って低抵抗化させることによって不良アドレスの設定を
行方うようにしたものも提案されている。この場合には
、第１図の選択設定回路１２内のヒユーズ素子１３０代
わりにポリシリコン等から々る高抵抗素子を用（ハ、１
ノザーアニールによって低抵抗化［〜てノードＮ、、Ｎ
２のレベルを設定してやるようにすればよい。
なお、上記実施例では、ゲー）ＦＢ 、５ｂとし７てＭ
Ｏ８Ｉランスファゲートが用いられているが、こｆ″ｌ
−に限定これるものではなく、例λばＡＮＤ回路のよう
なゲート回路を用いることもできる。捷た、選択設定回
路１２も第１図に示すような構成のフリップフロップに
限定されるものではない。
Ｏ８Ｉランスファゲートが用いられているが、こｆ″ｌ
−に限定これるものではなく、例λばＡＮＤ回路のよう
なゲート回路を用いることもできる。捷た、選択設定回
路１２も第１図に示すような構成のフリップフロップに
限定されるものではない。
さらに、実施例では予備のメモリ列が一つだけ設けられ
たものが示されているが、この発明は２以上の予備のメ
モリ列が設けられている半導体記憶装置にも適用できる
ものである。
たものが示されているが、この発明は２以上の予備のメ
モリ列が設けられている半導体記憶装置にも適用できる
ものである。
以上説明したようにこの発明は、信号の伝達速度の異な
る２つのデータ線選択信号発生経路が設けられ、内部に
予めプログラム可能ガ素子（ヒユーズ）を含み上記経路
の一方のみ全選択的に開いてやることができるように構
成これている。そのたｂ、不良ビットを含む製品（ＲＡ
Ｍ）と含１ない製品とで信号の発生経路を切り換えるこ
とによってデータ線選択信号のタイミングを異ならしめ
ることができる。その結果、完全良品でのアクセス時間
を救済品に比べ短縮してやることができるという効果が
おる。
る２つのデータ線選択信号発生経路が設けられ、内部に
予めプログラム可能ガ素子（ヒユーズ）を含み上記経路
の一方のみ全選択的に開いてやることができるように構
成これている。そのたｂ、不良ビットを含む製品（ＲＡ
Ｍ）と含１ない製品とで信号の発生経路を切り換えるこ
とによってデータ線選択信号のタイミングを異ならしめ
ることができる。その結果、完全良品でのアクセス時間
を救済品に比べ短縮してやることができるという効果が
おる。
第１図は本発明に係る冗長回路金偏えた半導体記憶装置
の一実施例１を示す回路構成図である。
の一実施例１を示す回路構成図である。
Claims (1)
- １ 予備のメモリ列と、このメモリ列ｋｉ択するための
デコーダと、不良ビン）ｋ含むメモリ列のアドレスに対
応して予め設定される設定回路とを有し、入力アドレス
が不良アドレスに一致した場合には、予備のメモリ列を
選択駆動するようにされた冗長回路を備えた半導体記憶
装置において、それぞれ信号の伝達速度が異々るように
されるとともに信号の伝達全遮断するためのケートが設
けられた２つの信号発生経路と、内部にプログラム可能
な素子ヲ営み、上記ゲートの一方を選択的に開くための
選択設定回路とが設けられてなることを特徴とする冗長
回路を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226177A JPS59117792A (ja) | 1982-12-24 | 1982-12-24 | 冗長回路を備えた半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226177A JPS59117792A (ja) | 1982-12-24 | 1982-12-24 | 冗長回路を備えた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117792A true JPS59117792A (ja) | 1984-07-07 |
Family
ID=16841085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226177A Pending JPS59117792A (ja) | 1982-12-24 | 1982-12-24 | 冗長回路を備えた半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2676844A1 (fr) * | 1991-05-24 | 1992-11-27 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteurs avec redondance. |
-
1982
- 1982-12-24 JP JP57226177A patent/JPS59117792A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2676844A1 (fr) * | 1991-05-24 | 1992-11-27 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteurs avec redondance. |
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