JPS59135694A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、同一の半導体記憶装置において、ページ・
モードとニブル・モードの両モードを可能にする回路構
成に関するものである。

〔従来技術〕

従来、ダイナミック型半導体記憶装置のデータ続出し方
法の１つのモードとしてページ・モードがあった。この
モードの場合の半導体記憶装置に与えら口る外部制御信
号の読み出し時のタイミングを第１図に示す。この場合
、まず、外部ロウ・アドレス・ストローブ信号（Ｅｘｔ
−ＲＡＳ）が“Ｌ”の活性状態になシ、これをトリガと
して、ＲＡＳバッファ回路の出力である内部ＲＡＳ信号
（Ｉｎｔ−ＲＡＳ）が“Ｌ”からＨ”になり、この信号
をトリガとして、内部ロウ・アドレスが発生され、この
アドレスに対応しｔ：１本のワード線が選択される。

次に、外部コラム・アドレス・ストローブ（８号（Ｅｘ
ｌＣＡＳ）がＬ″の活性状態になり、こｎをトリガとし
て内部ＣＡＳバッファ回路の出力である内部ＣＡＳ信号
（Ｉｎｔ−ＣＡＳ）が１Ｌ”からＨ″になり、この信号
をトリガとして内部コラム・アドレスが発生され、この
アドレスに対応した１本のディジット線が選択さ口、１
つのメモリセルの情報が読出される。ついでＥｘｌＣＡ
Ｓが６Ｈ”の不活性状態になり、内部ＣＡＳバッファ回
路の出力である内部ＣＡＳ信号（Ｉｎｔ−ＣＡＳ）が１
Ｌ”から１Ｈ″になシ、この信号により、コラム・デー
タ、及びデータ出力回路がリセットされる。次いで、再
び、ＥｘｔＣＡＳが６Ｌ″になシ、異ったコラム・アド
レスが取シ込ま口、そのアドレスに対応しｔニブイジツ
ト線が選択さｎ、データが読出さｎる。この場合、ロウ
・アドレスは同一状態を保っているので、ページ・モー
ドはロウ・アドレスで選択される１本のワード線に接続
されるメモリセルを、コラム・アドレスを変化させるこ
とにより、ディジット線を切り換え、順次読出すモード
ということができる。

一方、近来、ニブル・モードなる新しいデータ読出し方
法が提案さｎ、実用化さｎようとしている。その−例が
１９８１年ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　５
ｏ１１ｄ−５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅ
ｒｅｎａｅの］）ｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃ−
ａｌ　ＰａｐｅｒｓのＰ、８４に、Ｓ、Ｓ、　５ｈｅｆ
ｆｉｅ’：ｉ　　らによって紹介さｎている。

このモードの場合の外部入力信号のタイミング図を第２
図に示す。また、６４にビット・ダイナミック・ＲＡＭ
の、この構成法の一例を＠８因に示す。

この場合、まずＥｘｉＲＡＳが“Ｌ″になり、こｒしを
トリガとして内部ＲＡＳバッファ回路が動作し、その出
力Ｉｎ１ＲＡＳが”Ｌ″からＨ”になり、こｎがアドレ
ス・バッファ回路（Ａｏ〜Ａ７　）のトリガとなシ、ん
〜Ａ７が動作し、ロウ・アドレス信号が半導体記憶装置
内に取り込まれ、２５６本のワード線の内の１本（ＷＬ
Ｏ−ＷＬ２５５　）が、ロウ・デコーダ（ＲＤ）によ多
選択される。次に、Ｅｘｔ−ｃＡｓがＬ”になシ、これ
をトリガとして内部ＣＡＳバッファ回路が動作し、その
出力のＩｎｔＣＡＳがＬ”から”Ｈ″になり、この信号
をトリガとしてアドレス・バッファ回路（Ａｏ＝Ａ７）
が動作する。この内、Ａｏ〜Ａ５がコラム・デコーダ（
■）に入力さｎ２５６本のディジット線の内、４本のデ
ィジット線が選択される。

したがって、この４本のディジット線に現われていたメ
モリセル（ＭＣ）の情報は４対のＩ１０線（Ｉ１０１〜
ｌ１０４）を通って、データ・レジスタ（ＤＲＩ〜ＤＲ
４）に格納される。次に、残りのコラム・アドレス（Ａ
ａ＋Ａｙ　）がデータ・セレクト・シフト・レジスタ（
ＤＳＩ〜ＤＳ４）に入力され、４個のスイッチ（ＳＷＩ
〜ＳＷ４　）の内の１個が選択され、導通することによ
り、データ・レジスタの内容が出力バッファ回路（ＯＢ
）を通って出力さｎる。

この時、第２図に示したように、Ｅｘｔ−ＲＡｓを”Ｌ
”にしたまま、Ｅｘｔ−て岩を一度“Ｈ”にし、再び、
Ｌ”にすると、シフト・レジスタが動作し、選択された
スイッチが非導通とな９、次のスイッチが導通する。−
例として、コラム・アドレス（Ａ６．　ＡＶ　）により
ＳＷＩが選択さ口導通していたとすると、シフト・レジ
スタ（ＤＳＩ）が１つ動き、ＳＷＩが非導通となるとと
もに、ＳＷ２が導通する。

このようにニブル・モードはＥＸ　ｔ−ＲＡＳをＬ”に
したまま、Ｅｘｔ−ＣＡＳをｆｉ　Ｈ＊　→ＩＩ　Ｌ”
→”　Ｈ”→１Ｌ″としていくと、外部アドレスには無
関係にシフト・レジスタ（ＤＳＩ〜ＤＳ４）が動作する
ことにより、データ・レジスタ（ＤＲＩ〜ＤＲ４）に格
納されたデータが順次読出される。このように、ニブル
モードは、ページモードを異なり、コラム・アドレスに
よらずデータが読出されるので、内部ＣＡＳバッファ回
路及び、アドレス・バッファ回路（Ａｏ−Ａｔ　）を動
作させる必要がなく、高速にデータが読出さｎることが
できる。しかしながら、あらかじめ、コラム・アドレス
（Ａｏ〜Ａｓ）で選択した４ビツトのデータしか読出せ
ない欠点もある。

以上のようにページ・モードとニブル・モードは、全く
半導体記憶装置内の動作が異なるにもかかわらず、第１
図、第２図に示したようにＥｘｔ・ＲＡＳとＥｘｔ・−
δ西のタイミング関係が全く同一であるので、従来の半
導体記憶装置では、両モードの区別がつかず、どちらか
一方のモードのみ可能であった。

〔発明の概要〕

この発明は、上記のような従来のものの欠点を除去する
ためになさｎたもので、ＥｘｌＲＡＳがＬ″の期間中、
Ｅｘｔ−郡の“Ｈ”の期間が、任意の設定値よシ短かけ
れば次のＥｘｔ−ＣＡＳがＬ”の半導体記憶装置が活性
状態の期間でニブルモードとな９、Ｅｘｔ−ＣＡＳのＨ
”の期間が、任意の設定値より長ければ、次のＥｘｔ−
ｃＡｓがＬ″の期間でページモードとなるようにし、Ｅ
ｘｔ−ＣＡＳの１Ｈ″の時間の長短により、次のサイク
ルのモードを選択できるようにした半導体記憶装置の回
路構成を提供するものである。

〔発明の実施例〕

以Ｆ１この）１６明の一実施例を凶を用いて説明する。

第４図は、この半導体記憶装置の構成図である。従来の
ものと異なる点は、２個のＣＡＳバッファ回路（ＣＢＩ
　）（ＣＢ２　）と、遅延回路（ＣＤ）を有しているこ
とである。第１のＣＡＳバッファ回Ｗ１（ＣＢＩ）は、
従来のページモード可能なＣＡＳバッファ回路と全く同
一の回路構成である。第５図にその一例の回路図を示す
。図中、（１）〜（５）はＮチャンネルＭＯＳ　トラン
ジスタである。（６）はブートストラップ容量、（７）
は電源配線、（８）は接地端である。（９）は増巾器、
ＱＯはインバータである。また、この回路図では、本発
明の説明に関係のない回路は省略している。

−万、その出力ＣＡＳ　１　、ＣＡＳ　１信号はシフト
・レジスタ（ＤＳＩ−ＤＳ４）及び出力バッファ回路の
制御に用いられる。第２のＣＡＳバッファ回ＩＩ＠（Ｃ
Ｂ２）の回路例を第６図に示す。図中、０］）〜（１，
１１２υ、＠はＮチャンネルＭＯＳ　＋−ランジスタ、
ｑＱはフートストラップ容量、αηは電源配線、α印は
接地端、Ｏｌは増巾器、（イ）はインバータである。こ
のＣＡＳバッファ回路の初段は、Ｅｘｔ・−δ西−と遅
延回路（ＤＣ）の出力（ＣＡＳＤ）とのＮＡＮＤゲート
によって構成され、こ口が本発明の特徴である。ＣＢ２
の出力信号（ＣＡＳ２．て休２）はアドレス・バッファ
（Ａｏ〜Ａ？）、コラム・デコーダ（ＣＤ）　、データ
・レジスタ（ＤＲＩ〜ＤＲ４）の制御に用いらｎる。

次にこｎらの回路の動作を、その出力波形を用いて説明
する。第７図は、Ｅｘｔ−Ｉ岩、Ｅｘｔ−じ聾とＣＢＩ
　、ＤＣ，ＣＢ２．ＲＢの出力波形との関係を示してい
る。

図中、矢印はトリガとなる信号の流口を示している。即
ち、ＲＡＳバッファ回路（ＲＢ）の出力ＲＡＳは、Ｅｘ
ｌＲＡＳに同期して発生される反転信号である。

したがってＲＡＳがＨ”になることによって第５図にお
けるノードＢは”Ｈ″に充電さｎる。ゆえにＭＯＳ　ト
ランジスタ（１）と（４）のゲートはＨ”レベルになシ
、両者のＭＯＳトランジスタはオンする。

しかし−万、この時、ＥｘｔＣＡＳが”Ｈ″でおｎばＭ
ＯＳ　ｌ−ランジスタ（２）と（５）もオンしており、
ＭＯＳトランジスタ（１）と（２）及びＭＯＳトランジ
スタ（４）と（５）のレシオを充分にとっていｎはノー
ドＡ及びＣは”Ｌ’レベルになる。しかしＥＸ　ｔ−Ｃ
ＡＳが１Ｌ”になわばＭＯＳ　ｌ−ランジスタ（２）と
（５）はオフし、ノード（５）及び（Ｃ）はＨ”レベル
になりＣＡＳＩも”Ｈ”になる。即ち、ＣＡＳＩは、Ｅ
ｘｔ・て躬に同期した反転信号となる。

したがって、ＣＡＳＩ信号をトリガとして発生されるτ
３１信号も、Ｅｘｔ−て昼に同期して発生される。

ＣＡＳＩ、６岩１信号は、シフト・レジスタ（ＤＳＩ−
Ｏ８４）及び出力バッファ回路を制御しているので、こ
れらの回路は、ｌｌｉ：ｘｔＣＡＳ信号に同期して、動
作、リセットを繰り返す。

次に、遅延回路（ＤＣ）の出力信号でＡＳＤの立下りは
、ＥＸ　ｔ−ＣＡＳが“Ｌ”になるのをトリガとして余
シ遅延することなくＬ″となるように構成されている。

一方、立上ｐは、ＣＡＳＩが６Ｌ″から１Ｈ″になっで
ある遅延時間（ｔｌをもって、′Ｈ″になるように１成
さ口ている。一方、第２のＣＡＳバッファ回路（ＣＢ２
）の初段は、第６図に示したようにＥｘｔ−ＣＡＳとＣ
ＡＳＤとのＮＡＮＤゲートにより構成されておシ、その
出力ＣＡＳ２がＬ″から＠Ｈ″になる立上り時は、ＭＯ
ＳトランジスタＱ２＋と■ηの、どちらか一方のトラン
ジスタがオフすることによって決定される。即ち、ＣＡ
ＳＤとＥｘｔ−ＣＡＳのどちらか早い方が、Ｌ”になる
時点で、ＣＡＳ　１はＨ”になる。

ところで、ＣＡＳＤの”Ｌ”になるのは、ＣＡＳＩが＠
Ｈ″になるのを、トリガとしておシ、また、ＣＡＳＩが
Ｈ″になるのはＥＸ　ｔ−ＣＡＳが”Ｌ″になるのをト
リガとしているので、常にＥｘ　ｔ−ＣＡＳが早（”Ｌ
”になる。したがって、ＣＡＳ２の立上り時は、常にＥ
ｘｔ−ＣＡＳをトリガとして決定される。−万、ＣＡＳ
２がＬ”になるのは、ＭＯＳ　トランジスタ０２とシυ
の両方がオンする時、即ち、ＥｘｌＣＡＳとＣＡＳＤが
Ｈ”になる時である。従って、ＥｘｌＣＡＳの時間がｔ
ｌの時（ｔｌ＜ｔ　）　、ＣＡＳＤは＠Ｌ”のままを保
つので、ＣＡＳ　２はＨ′″のままである。また、ＥＸ
　ｔ−ＣＡＳの時間がｔ２の時（ｔ２＞ｔ　）は、ＣＡ
ＳＤはＣＡＳ　１が＠Ｈ”になってから時間ｔを経たの
ち“Ｈ”になる。したがって、この時点でＣＡＳ　２は
“Ｌ″になる。また、このＣＡＳ　２個号をトリガとし
て６囚２は発生さｎる。

したがって、ＣＡＳ　２　、　ＣＡＳ　２はＥｘｔ−て
聾が“Ｈ“の時間がｔより短い場合は、変化しないし、
ｔよシ長い場合は、変化する。ＣＡＳ２信号はコラム・
アドレスの発生、及びデータ・レジスタ（ＤＲＩ〜ＤＲ
４）の起動を制御し、ＣＡＳ２は、コラム・デコーダ（
ＣＤ）　、データ・レジスタ（ＤＲＩ〜ＤＲ４）のリセ
ットに用いらｆしる。従って、ＥｘｌＣＡＳのＨ”の時
間がｔよシ短い場合は、データ・レジスタ（ＤＲＩ〜Ｄ
Ｒ４）、及ヒコラム・デコーダ（ＣＤ）は前の状態を持
続しており、ＣＡＳ　１のみ発生し、シフト・レジスタ
（ＤＳ　１＝ＤＳ　４　）及び出力バッファ回路（ＯＢ
）が動作するので、次のＥｘｔ−て相が“Ｌ”の活性状
態の期間はニブル・モードとなる。

一万、ＥｘｌＣＡＳのＨ”の時間がｔより長い場合は、
シフト・レジスタ（ＤＳｌ−ＤＳ４）、出力バッファ回
路（ＯＢ）に加え、データ・レジスタ（ＤＲＩ〜ＤＲ４
）　。

コラム・デコーダ（ＣＤ）　、アドレス・バッファ凹路
等すべてリセットさね１次のサイクルでのページ・モー
ドが可能になる。

なお、上記実施例では、−例としての回路を示しただけ
で１Ｌ他の回路構成においても、初段に遅延回路の出力
と、外部ＣＡＳ信号とのＮＡＮＤ回路を構成するものに
ついては、同じ効果を持つことは言うまでもない。また
、上記実施例においては、ＮチャンネルＭＯＳトランジ
スタを用いて説明したが、Ｐチャンネル型、或いはＣｌ
Ｏ２構造、さらにはバイポーラ・トランジスタで構成し
ても同様の効果がある。

〔発明の効果〕

以上のように、この発明によｎば、遅延回路とＣＡＳバ
ッファ回路を２個構成し、第２のＣＡＳバッファ回路を
Ｅｘｔ・ＣＡＳとＥｘｔ−て聾の１Ｌ”から１”の遷移
時に、成る遅延時間をもって”Ｈ″になる信号とのＮＡ
ＮＤｌ路によ多構成したので、同一の半導体記憶装置で
、ページ・モードとニブル・モードの２つの機能を持た
せることができる効果がある。

【図面の簡単な説明】

第１図は、ページ・モードの場合の外部ＲＡＳ　。 ＣＡＳ信号のタイミングチャート、第２図はニブル・モ
ードの場合の外部百罷、て相信号のタイミングチャート
、第８図はニブル・モード可能な半導体記憶装置のブロ
ック構成図、第４図は本発明におけるページ及びニブル
・モード可能な半導体記憶装置のブロック構成図、第５
図は従来のＣＡＳバッファ回路図、第６図は本発明に用
いるＣＡＳバッファ回路図、第７図は本発明における内
部ＲＡＳ及びＣＡＳ信号を示すタイミング・チャート図
である。 （ＤＣ）・・・遅延回路、（ＣＢＩ　）（ＣＢ２）・・
・ＣＡＳバッファ回路、０υ〜Ｑｉ９　、　ｅｌ！］）
　、　ＩＥ・・・ＭＯＳトランジスタ、ＯＱ・・・ブー
トストラップ容鍬、θ′ｉ）・・・−源配線、θ印・・
・接地端、０９・・・増巾器、翰・・・インバータなお
、図中同一符号は同一または相当部分を示す。 代理人　　　葛　野　信　− 手続補正書（目発プ ２０発明の名称 半導体記憶装置 ３、補正をする者 名　称　　（６０１）三菱電機株式会社代表者片山仁八
部 ６、補正の対象 明細書の発明の詳細な説明の禰 ６、補正の内容 （１）明細書をつぎのとおり訂正する。

Claims (1)

【特許請求の範囲】
1. 外部コラム・アドレス・ストローブ信号（Ｅｘｔ・ＣＡ
   Ｓ信号）が”Ｌ”からＨ″に遷移する際、ある設定値だ
   け遅延してＬ″からＨ″に変化する遅延回路と、前記Ｅ
   ｘｔ−ＣＡＳ信号に同期して−ｈ作する第１のＣＡＳバ
   ッファ回路と、前記Ｅｘｔ−ＣＡＳ信号と前記遅延回路
   の出力信号を入力とするＮＡＮＤゲートを初段に有する
   第２のＣＡＳバッファ回路とを備えたことを特徴とする
   半導体記憶装置。