JPS59141831A - スイツチ回路 - Google Patents
スイツチ回路Info
- Publication number
- JPS59141831A JPS59141831A JP1547783A JP1547783A JPS59141831A JP S59141831 A JPS59141831 A JP S59141831A JP 1547783 A JP1547783 A JP 1547783A JP 1547783 A JP1547783 A JP 1547783A JP S59141831 A JPS59141831 A JP S59141831A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- transistor
- circuit
- base
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はエミッタ接地型トランジスタ回路を制御するス
イッチ回路に関する。
イッチ回路に関する。
従来トランジスタ等を使用した各種駆動回路において、
入力信号を有効とするか無効とするかみ制御は、スイッ
チ等による入力信号の切カ離し、又は論理積回路による
制御などが有った。しかし上記方法においては複数の回
路に対して制御を行なうには回路数だけのスイッチ又は
論理積回路が必要であった。
入力信号を有効とするか無効とするかみ制御は、スイッ
チ等による入力信号の切カ離し、又は論理積回路による
制御などが有った。しかし上記方法においては複数の回
路に対して制御を行なうには回路数だけのスイッチ又は
論理積回路が必要であった。
本発明は上記の点に鑑みなされたものであり、エミッタ
接地型トランジスタ駆動回路の入力信号の有効無効を前
記トランジスタのエミッタ、ベース間のバイアス電圧を
制御して行なうことによシ同タイミングでの制御に対し
てはバイアス制御１回路により複数の駆動回路の制御を
可能とするスイッチ回路を提供することを目的とする。
接地型トランジスタ駆動回路の入力信号の有効無効を前
記トランジスタのエミッタ、ベース間のバイアス電圧を
制御して行なうことによシ同タイミングでの制御に対し
てはバイアス制御１回路により複数の駆動回路の制御を
可能とするスイッチ回路を提供することを目的とする。
以下本発明の一実施例を図面を参照して説明する。
先ず、第１図は、本発明の基本的な実施例を示したもの
である。
である。
図において、ＮＰＮ型トランジスタＴＲＩのエミッタと
接地との間に可変電圧源として■３と７４間をスウィン
グさせるためのＰＮＰ型トランジスタＴＲ３’ｉ図示の
如くオープンコレクタ形ゲートの出力を抵抗Ｒ６とＲ５
を介して電源■３に接続し。
接地との間に可変電圧源として■３と７４間をスウィン
グさせるためのＰＮＰ型トランジスタＴＲ３’ｉ図示の
如くオープンコレクタ形ゲートの出力を抵抗Ｒ６とＲ５
を介して電源■３に接続し。
前記Ｒ６とＲ５の接続点をトランジスタＴＢＪ３のベー
スに接続し、前記ＴＲ３のエミッタを抵抗Ｒ７を介して
ｖ３に接続する。これによりゲートＧ１の出力がロウレ
ベルの時、Ｖ３ｔ−抵抗几５及びＲ６で分圧した値Ｖ４
’がＴＲ３のベースに入力され、■４１にＴＲ３のベー
スエミッタ間のジャンクション電圧分ＶＢＩＣカ加ＪＥ
サレ７’ｃ（ｌｔＶ４ （Ｖ４’＋ＶＢＥ） カＴ Ｒ
３のエミッタに出力される。またグー）Ｇｌの出力がハ
イレベルの時、’ｒＲ３のベースに抵抗Ｒ５を介してＶ
３が印加され、またＴＲ３のエミッタは抵抗Ｒ７によっ
て■３が印加されているためＴＲＩのエミッタには■３
が印加される。
スに接続し、前記ＴＲ３のエミッタを抵抗Ｒ７を介して
ｖ３に接続する。これによりゲートＧ１の出力がロウレ
ベルの時、Ｖ３ｔ−抵抗几５及びＲ６で分圧した値Ｖ４
’がＴＲ３のベースに入力され、■４１にＴＲ３のベー
スエミッタ間のジャンクション電圧分ＶＢＩＣカ加ＪＥ
サレ７’ｃ（ｌｔＶ４ （Ｖ４’＋ＶＢＥ） カＴ Ｒ
３のエミッタに出力される。またグー）Ｇｌの出力がハ
イレベルの時、’ｒＲ３のベースに抵抗Ｒ５を介してＶ
３が印加され、またＴＲ３のエミッタは抵抗Ｒ７によっ
て■３が印加されているためＴＲＩのエミッタには■３
が印加される。
ここで第２図に示す様に制御入力Ａと同タイミングで制
御人力Ｂｉ大入力ることにより、トランジスタＴＲ，ｌ
のエミッタには、制御人力Ａ入力時にはＶ４．無人力時
には■３が印加される。このため制御入力Ａの信号レベ
ルをＯ■とＶａＶ間の振幅としトランジスタＴＲＩのベ
ース及びエミッタに同時に信号を入力することによりＴ
ＲＩの蓄積効果の影響を極めて少なくすることが出来る
。
御人力Ｂｉ大入力ることにより、トランジスタＴＲ，ｌ
のエミッタには、制御人力Ａ入力時にはＶ４．無人力時
には■３が印加される。このため制御入力Ａの信号レベ
ルをＯ■とＶａＶ間の振幅としトランジスタＴＲＩのベ
ース及びエミッタに同時に信号を入力することによりＴ
ＲＩの蓄積効果の影響を極めて少なくすることが出来る
。
第３図に他の実施例を示す。制御人力Ｂに対するＮＰＮ
型トランジスタＴＲ４の動作の高速化を計るためスピー
ドアップ・コンデンサＣ１を挿入すると共にＴＲ４のコ
レクタ・ベース間にダイオードＤ６を挿入している。ま
たＴＲ４のコレクタ側には抵抗Ｒ６、Ｒ７が接続されて
おＪＲ６，Ｒ７の接続位置はＮＰＮ型トランジスタＴＲ
５のベースが接続され、ＴＲ５のエミッタにはトランジ
スタＴＲ６，ＴＲ７のベースが接続されている。このＴ
Ｒ６はＮＰＮ型トランジスタ、ＴＲＩはＰＮＰ型トラン
ジスタである。この回路構成で明らかな様に制御人力Ｂ
に対する出力Ｃは第２図に示すＢ及びＣの様になる。こ
こで■４電位は■３を抵抗Ｒ６及びＲ７で分圧された値
であり、ＴＲ４のオン時にはこの分圧電位がＴＲ５を介
してＴＲ６及びＴＲ，７のベースに印加され、これによ
りＰＮＰ型トランジスタＴＲ７を介して６点には上記Ｖ
４電位が出力されることは明らかである。
型トランジスタＴＲ４の動作の高速化を計るためスピー
ドアップ・コンデンサＣ１を挿入すると共にＴＲ４のコ
レクタ・ベース間にダイオードＤ６を挿入している。ま
たＴＲ４のコレクタ側には抵抗Ｒ６、Ｒ７が接続されて
おＪＲ６，Ｒ７の接続位置はＮＰＮ型トランジスタＴＲ
５のベースが接続され、ＴＲ５のエミッタにはトランジ
スタＴＲ６，ＴＲ７のベースが接続されている。このＴ
Ｒ６はＮＰＮ型トランジスタ、ＴＲＩはＰＮＰ型トラン
ジスタである。この回路構成で明らかな様に制御人力Ｂ
に対する出力Ｃは第２図に示すＢ及びＣの様になる。こ
こで■４電位は■３を抵抗Ｒ６及びＲ７で分圧された値
であり、ＴＲ４のオン時にはこの分圧電位がＴＲ５を介
してＴＲ６及びＴＲ，７のベースに印加され、これによ
りＰＮＰ型トランジスタＴＲ７を介して６点には上記Ｖ
４電位が出力されることは明らかである。
さらに他の実施例を第４図に示す。これは前記第３図に
インバータＧ２及び抵抗Ｒ８、コンデンサＣ２を附加し
たものでありこれにより制御人力Ｂのロウレベルよりハ
イレベルへの変化時に制御人力Ｂの反転信号をＣ２で微
分した波形をＴＲｓのベースに印加することによシ第２
図りに示す様に制御入力変化時に電位■４よりさらに低
電位状態を発生させ、第４図りに接続される前記トラン
ジスタＴＲ１等のスイッチング全より高速化される回路
を実現出来る。このＤ点でのタイミング波形は第２図り
の如くになる。
インバータＧ２及び抵抗Ｒ８、コンデンサＣ２を附加し
たものでありこれにより制御人力Ｂのロウレベルよりハ
イレベルへの変化時に制御人力Ｂの反転信号をＣ２で微
分した波形をＴＲｓのベースに印加することによシ第２
図りに示す様に制御入力変化時に電位■４よりさらに低
電位状態を発生させ、第４図りに接続される前記トラン
ジスタＴＲ１等のスイッチング全より高速化される回路
を実現出来る。このＤ点でのタイミング波形は第２図り
の如くになる。
また前記第３図又は第４図に示されたＴＲ６及びＴＲ７
のベース端子に印加する電圧レベル発生手段として第５
図に示すデジタル回路を用いることにより容易に２値〜
４値レベルの電圧が得られる。２値の場合はｔ、のみ、
３値の場合はｔｌ及びｔ７．４値の場合はｔ、及びｔ、
及びｔ３を使用すればよい。
のベース端子に印加する電圧レベル発生手段として第５
図に示すデジタル回路を用いることにより容易に２値〜
４値レベルの電圧が得られる。２値の場合はｔ、のみ、
３値の場合はｔｌ及びｔ７．４値の場合はｔ、及びｔ、
及びｔ３を使用すればよい。
４値レベルの電圧を発生させる場合にり込て以下に第６
図を参照して説明する。
図を参照して説明する。
制御人力Ｂがオフの場合にはグー）Ｇ３の入力はロウレ
ベルであり、Ｇ３の出力はハイレベル、Ｇ４の出力ｔ１
はロウレベルでありグー）Ｇ５の出力はオフである。ま
た制御人力Ｂの反転信号Ｂより微分回路を経たゲートＧ
７の出力ｔ２も同様にロウレベルでありゲートｑ８の出
力もオフである。
ベルであり、Ｇ３の出力はハイレベル、Ｇ４の出力ｔ１
はロウレベルでありグー）Ｇ５の出力はオフである。ま
た制御人力Ｂの反転信号Ｂより微分回路を経たゲートＧ
７の出力ｔ２も同様にロウレベルでありゲートｑ８の出
力もオフである。
制御人力Ｂより微分回路を経たゲートＧ１０の出力はハ
イレベルとなっておシグー）Ｇｌｌの出力はロウレベル
であり、トランジスタＴＲ６及びＴ Ｒ７（Ｄヘ−、ｘ
、にハＶｃｃ を位ｅ抵抗Ｒ１０（！： Ｒ１３で分圧
した電位が印加される。続いて制御人力Ｂがオフよりオ
ンに変化した時に１．はロウレベルよりハイレベルに変
化し、グー）Ｇ５の出力はロウレベルに変化する。また
制御人力Ｂの反転信号Ｂを微分した信号をインバートし
たｔｌは微分回路の゛時定数時間ａだけハイレベルとな
る。このためゲートＧ８の出力は３時間ロウレベル状態
となる。
イレベルとなっておシグー）Ｇｌｌの出力はロウレベル
であり、トランジスタＴＲ６及びＴ Ｒ７（Ｄヘ−、ｘ
、にハＶｃｃ を位ｅ抵抗Ｒ１０（！： Ｒ１３で分圧
した電位が印加される。続いて制御人力Ｂがオフよりオ
ンに変化した時に１．はロウレベルよりハイレベルに変
化し、グー）Ｇ５の出力はロウレベルに変化する。また
制御人力Ｂの反転信号Ｂを微分した信号をインバートし
たｔｌは微分回路の゛時定数時間ａだけハイレベルとな
る。このためゲートＧ８の出力は３時間ロウレベル状態
となる。
このことにより３時間の間はＶｃｃ電位を抵抗ＲＩＯと
、抵抗几１１．Ｒ１２，Ｒ１３を並列接続した抵抗値と
で分圧した電位がトランジスタＴＲ６及びＴ Ｒ７のベ
ースに印加され低電位状態となり良好な順バイアス値が
印加される。続いて３時間経過後、制御人力Ｂのオンよ
りオフへの変化時までの時間すはグーＦＧ８の出力がハ
イレベルでゲートＧ５及びＧｌｌの出力がロウレベルと
なっておりトランジスタＴＲ６及びＴＲ７のベースニハ
Ｖｃｃ ［位ｆ 抵抗Ｒ１０ト、抵抗Ｒ１１及び抵抗、
ＦＬ１３を並列接続した抵抗値とを分圧した電位が印加
され、良好なドライブレベルに保持されている。
、抵抗几１１．Ｒ１２，Ｒ１３を並列接続した抵抗値と
で分圧した電位がトランジスタＴＲ６及びＴ Ｒ７のベ
ースに印加され低電位状態となり良好な順バイアス値が
印加される。続いて３時間経過後、制御人力Ｂのオンよ
りオフへの変化時までの時間すはグーＦＧ８の出力がハ
イレベルでゲートＧ５及びＧｌｌの出力がロウレベルと
なっておりトランジスタＴＲ６及びＴＲ７のベースニハ
Ｖｃｃ ［位ｆ 抵抗Ｒ１０ト、抵抗Ｒ１１及び抵抗、
ＦＬ１３を並列接続した抵抗値とを分圧した電位が印加
され、良好なドライブレベルに保持されている。
制御入力Ｂがオンよりオフに変イヒした時には、ゲート
Ｇ１０の出力ｔ３は微分回路の時定数時間Ｃの間ロウレ
ベルとなる。またゲートｑ５もロウよりハイとなり、こ
の時定数時間Ｃ時間はトランジスタＴＲ６及びＴＲ７の
ベースは抵抗Ｒ１（１ｍ介してＶｃｃ電位となる。そし
てＣ時間経過後は再びゲートＧ１１の出力はロウレベル
となりＴＲ６とＴＲ７のベースにはＶｃｃ電位を抵抗Ｒ
ＩＯと抵抗Ｒ１３とで分圧した電位が印加さオＬる。
Ｇ１０の出力ｔ３は微分回路の時定数時間Ｃの間ロウレ
ベルとなる。またゲートｑ５もロウよりハイとなり、こ
の時定数時間Ｃ時間はトランジスタＴＲ６及びＴＲ７の
ベースは抵抗Ｒ１（１ｍ介してＶｃｃ電位となる。そし
てＣ時間経過後は再びゲートＧ１１の出力はロウレベル
となりＴＲ６とＴＲ７のベースにはＶｃｃ電位を抵抗Ｒ
ＩＯと抵抗Ｒ１３とで分圧した電位が印加さオＬる。
ここでｊｌｊ ＋ ｔ３タイミングを微分回路を用いて
作成したが全体の制御を基本クロック等で行なっている
場合などは、カウンタ等を用いてｔｌ ）ｔｌ ＋ｔＳ
を作成してもよい。捷たさらに多イ直レベルの電位を発
生させる場合もゲート及びタイミング信号を追加するだ
けで容易にスイッチングトランジスタのバイアス値を可
変とすること力（できる。
作成したが全体の制御を基本クロック等で行なっている
場合などは、カウンタ等を用いてｔｌ ）ｔｌ ＋ｔＳ
を作成してもよい。捷たさらに多イ直レベルの電位を発
生させる場合もゲート及びタイミング信号を追加するだ
けで容易にスイッチングトランジスタのバイアス値を可
変とすること力（できる。
またこの回路出力を複数のドライバ回路のドライブ用ト
ランジスタのエミッタに接続することによりエミッタコ
モン回路をスイッチでき、等測的にドライバ回路をイネ
ーブル・ディセーブル状態とすることが出来る。この一
実施例を第７図に示す。このような接続とすることによ
りドライバ回路の入力トランジスタ（例えばＴＲＩ）の
制御入力電位のハイレベル電位値と■３電位値を一致さ
せるだけで容易に多数のドライバ回路の出力を制御出来
るスイッチ回路を形成できる。
ランジスタのエミッタに接続することによりエミッタコ
モン回路をスイッチでき、等測的にドライバ回路をイネ
ーブル・ディセーブル状態とすることが出来る。この一
実施例を第７図に示す。このような接続とすることによ
りドライバ回路の入力トランジスタ（例えばＴＲＩ）の
制御入力電位のハイレベル電位値と■３電位値を一致さ
せるだけで容易に多数のドライバ回路の出力を制御出来
るスイッチ回路を形成できる。
同様にトランジスタＴＦＬ６ 、ＴＲ７のベースに第３
図、第５図の回路を接続することにより高速動作のスイ
ッチ回路が実現する。
図、第５図の回路を接続することにより高速動作のスイ
ッチ回路が実現する。
”ｆ、 ｆｒ−コノＤＯ’Ｎｒｔ Ｆ Ｅ Ｔ 、 Ｖ
ＭＯ８、ＤＭＯ８回路等で構成しても同様の効果が得ら
れることはもちろんである。
ＭＯ８、ＤＭＯ８回路等で構成しても同様の効果が得ら
れることはもちろんである。
上記の様に本発明によれば、複数の同タイミングでの駆
動回路の制御を唯一の回路により実現出来、しかも極め
て高速でのスイッチング動作をも実現したものであり複
雑な入力信号制御回路を不用としたことで回路の実装ス
ペース等の大巾ケ縮少が可能となった。
動回路の制御を唯一の回路により実現出来、しかも極め
て高速でのスイッチング動作をも実現したものであり複
雑な入力信号制御回路を不用としたことで回路の実装ス
ペース等の大巾ケ縮少が可能となった。
第１図は本発明の基本原理を説明する回路図、第２図は
タイミングチャート、第３図は他の実施例図、第４図は
さらに高速化を実現した実施例図、第５図はデジタル回
路を用いた４値しベル回路図、第６図は４値レベルタイ
ミングチヤート、第７図は本発明によるスイッチ回路を
示す回路図である。 図において、Ｄ ４７Ｄ ６・・・スイッチングダイオ
ード、ＴＲＩ 、ＴＲ３〜ＴＲ７・・・トランジスタ、
几３〜Ｒ７・・・抵抗、Ｇ１・・・インバータ、ｃｌ、
ｃ２・・・コンデン？、Ｇｌ〜０９ 、Ｇｌ １・・・
インバータ、ＧＩＯ・・・バッファである。 第１図 第２図
タイミングチャート、第３図は他の実施例図、第４図は
さらに高速化を実現した実施例図、第５図はデジタル回
路を用いた４値しベル回路図、第６図は４値レベルタイ
ミングチヤート、第７図は本発明によるスイッチ回路を
示す回路図である。 図において、Ｄ ４７Ｄ ６・・・スイッチングダイオ
ード、ＴＲＩ 、ＴＲ３〜ＴＲ７・・・トランジスタ、
几３〜Ｒ７・・・抵抗、Ｇ１・・・インバータ、ｃｌ、
ｃ２・・・コンデン？、Ｇｌ〜０９ 、Ｇｌ １・・・
インバータ、ＧＩＯ・・・バッファである。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、少なくとも２つのエミッタ接地形トランジスタ回路
のエミッタ接地形トランジスタのエミッタを共通接続し
、前記エミッタ接地形トランジスタのベースへの制御入
力信号に対して、該制御入力信号を有効とするときは前
記エミッタ接地形トランジスタのベース・エミッタ間電
位金順バイアス値１．前記制御入力信号を無効とすると
きは前記エミッタ接地形トランジスタのベース・エミッ
タ間電位を順バイアス値以下トランジスタの破壊電圧以
下の逆バイアス値以内とするよう前記エミッタ接地形ト
ランジスタのエミッタ電位を可変制御することを特徴と
するスイッチ回路。 ２、 エミッタ電位値の制御を制御入力信号と同タイミ
ングでスイッチングする他のトランジスタ回路により行
なうことを特徴とする特許請求の範囲第１項記載のスイ
ッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1547783A JPS59141831A (ja) | 1983-02-03 | 1983-02-03 | スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1547783A JPS59141831A (ja) | 1983-02-03 | 1983-02-03 | スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59141831A true JPS59141831A (ja) | 1984-08-14 |
Family
ID=11889875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1547783A Pending JPS59141831A (ja) | 1983-02-03 | 1983-02-03 | スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59141831A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815475A (ja) * | 1981-07-20 | 1983-01-28 | Pioneer Electronic Corp | 直流モ−タの回転制御装置 |
-
1983
- 1983-02-03 JP JP1547783A patent/JPS59141831A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815475A (ja) * | 1981-07-20 | 1983-01-28 | Pioneer Electronic Corp | 直流モ−タの回転制御装置 |
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