JPS59144967A - 音声認識用デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は分布された処理装置１イおよびその装置内に
おける複数のプロセッサ間のデータの転送方法に関する
ものである。さらに特定すれば、この発明は実質的な大
きさの用語範囲を使用してリアルタイムで連続的に音声
認識を行う装置および方法の利用に関するものである。

〔発明の技術的背景〕

自動音声認識システムは人間の最も自然で匣利な通信モ
ードで人間とコンビーータその他の装置との間のインタ
ーフェイスを行う手段を提供するものである。要求され
た場合に、オにレータは手や目が他の仕事で使えない場
合、或は暗い場所に居る場合、或は端末に静止している
ことができない場合にもデータを入力略せ、清報を要求
し、システムを刊呻することが可能になる。また通常の
音声入力を使用する装置は複雑なキーボード、スイッチ
、押ボタンその他の機械的装置に頼ったシステムよりも
使用者の訓練がはるかに少くて済む利点がある。

分離されたワード（ｔｖｏｒｄ　）の自動音声認識のた
めに試みられている従来知られている方法の一つは次の
ようなものである。・ぐン１゛パスフィルタ（以下ＢＰ
Ｆという）でＦ波された可聴周波音声入力信号はデータ
のフレームを生成するように周期的にサンプリングされ
、次いでそのデータを音声処理により適当な・Ｐラメト
リックな値のフレームに変換するように予備処理を行う
。

複数のテンプレート（ｔｅｍｐｌａｔｅ　）を蓄積する
（各テンプレートは成るワードを表わす複数の子め生成
された処理されたツヤラメトリックな値のフレームであ
シ、それは−緒に取上げられた時に自動音声認識装置の
基準語案を形成している）。そして処理された音声フレ
ームを予め定められたアルゴリズムに従ってテングレー
トと比較する。そのアルゴリズムは例えば与えられたテ
ンプレートと話された＋ｆ＆との間の最良の時間整列路
或は整合を見出すための■ＥＥＥ　Ｔｒａｎｓ。

Ａｃｏｕｓｔｉｃｓ、５ｐｅｅｃｈ　ａｎｄ　Ｓｉｇｎ
ａｌ　Ｐｒｏｃｅｓｓｉｎｇ第ＡＳＳＰ−２３巻、第６
７貞乃至７２貞（１９７５年２月）のＦ、イタクラ氏の
論文に記載ぴれたダイナミックプログラミングアルコゞ
リズム（ＯＡＰ）のようなものである。

以上概説したような分離したワー　ドの認識装置は入力
の各ワード或は各文節間で人為的に休止すること’を使
用者に要求する。この要求は高作業負荷状態ではしばし
ばあまりにも１ｉｉｌｌ限的でありしばしば強制された
環境にする欠点がちる。

そのような環境は連続して話す入力の非常に自然なモー
ドを要求する。しかしながら連続して話す場合の音声認
識におけるワードの境ｙｆ、全決定する問題は、よジ大
きな語粟の要求、予め決められた意味をもつ文節のみを
特定するような統語的制御処理の要求と共に追加の、さ
らに複雑な処理を必要とする。

それ故、増加する語菓および統語的要求に適合するよう
に容易に成長でき、一方間時に１百頼できる、実時間に
近い処理のできる小型で廉価な装置および方法について
の追加の処理要求を与えることが望まれている。

〔発明の概妥〕

本発明によって、連続的に話す音声の認識のような予め
定められた機能を遂行するデータ処理および処理方法が
提供される。

それは遠隔パスで結合され、それぞれそれと関連した共
有メモリを有し、それぞれ共有メモリ中に涜積されたデ
ータのローカル処理を行う２個以上のプロセッサを備え
ている。それはさらにフ０ロセゾサおよび共有メモリの
それぞれと共同し、それに結合されて直接メモリアクセ
スにより共有メモリ間でデータの少なくとも一部を転送
するデータ転送手段を備えている。転送は共有メモリ中
にあるデータの残りの部分のローカル処理を阻害せずに
その処理中に行われる。

連続的な音声認識は連続的に話されるワードをさらに音
声の処理をするためによ！ｌｌ適当である・やラメトリ
ックデータのフレームへ変換することによシ行われる。

変換はフロントエンドデータグロセッサ内で行われる。

Ｗ　ｔｆｌｆｋされるべきワードの語業はテンプレート
として２個以上のテングレートプロセッサ中に蓄Ａ責さ
れる。ノｅラメトリックデータのフレームはテングレー
トプロセッサに転送されて、そこに蓄積されたテンプレ
ートと比較される。テンプレートデータはテングレート
プロセッサ間で処理されるべき・ぞラメトリックデータ
の新しい各フレームと共に再分布され、一方・やラメト
リックデータの前のフレームはテングレートプロセッサ
により処理されつつある。好ましい実姉例においては少
なくとも８個のテングレートゾロセッサが設けられ、そ
こにテンプレートとして３００ワ一ド以上の語索が蓄積
される。

上述の、およびその他、のこの発明の特徴および目的は
添付図面を参照にした以下の説明によりさらに明瞭にな
るであろう。

〔発明の実厖例〕

第１図は全体をｉｏｏで示した連続音声認識ｔｉ装用に
特に適した本発明の１実施例の分布処理装置のブロック
図である。それは全体ｆ１０２で示された音声変換手段
を備え、この音声変換手段１０２はシーアブラザー社の
ｓＭｘｏ型のようなマイクロホン１０４．このマイクロ
ホンの可聴周波数入力を増幅するための１−一グン社の
Ｐ　ＭＸ　−２型のような前置増幅回路１０６、この前
置増幅回路１０６の可聴周波数出力のデノタルスベクト
ラムサンプリングを行うための第２図に詳細に示すよう
な・ぐンｒノやスフィルタパンク回路ｉｏｓおよびさら
に音声処理を行うのにより適しているノ４ラメトリック
データに変換するためにスペクトラムサンプルを処理す
るフロントエンドゾロセッサ１１０を備えている。装置
ｔｏｏはグ０　セ、）す１３０，１４０および１５０の
ようなテングレートプロセッサ（ｔｅｍｐｌａｔｅｐｒ
ｏｃｅｓｓｏｒ　）　ｆ備え、それらは予め処理された
ワード或は音声の呼ばれたテングレートの部分を済積す
る。ランフ０レートプロセツサは予め定められたアルゴ
リズムに従う蓄積されたテングレートとフロントエンド
ノロセラー丈１１０からのパラメトリックデータを比Ｆ
絞し、その結果を蓄積する機−能、を有する。装置１０
０はσらに、腹数のテンプレートゾロセッサから受信さ
れた結果の統語法（５ｙｎｔａｘ　）解析、プロセッサ
１１０゜１３０．１４０および１５０間のデータの転送
の制御およびその他の７ステムの広い機能全行うための
マスターノロセラ−９−１６０、種々のノロセッサ間の
データの流れおよび制御信号を与えるための遠隔接続パ
ス１７０およびそｎぞれ各プロセッサ１１０，１３０，
１４０，１５０および１６０と共同するデータ転送手段
１８ｏ。

１８２．１８４，１８６および１８８を備えている。

第１図はまた次のような追加的な特徴を示している。す
なわちパス１９０によるホスト（ｈｏｓｔ　）コンビー
ータまたは多量蓄４責装置へのマスターゾロセッサ１６
０の接続、ｃｇＴ端末１９２への接続、２よびナショナ
ル・セミコンダクタ社のＤＴ１００Ｏデシトーカ（Ｄｉ
ｇｉｔａｌｋｅｒ　）のような音声ンンセサイザ１９４
および高声器１９６への筬続を示している。

次に第２図を参照するとバンド・ぞスフィルタパンク１
０８のより詳細なブロック図が示されている。第１図に
示された導線１１２に対応する第２図の導緋１１２上の
前置増幅回路１０６の出力は入力増幅段２００に送られ
、それは１０　ｋＨｚの３ｄｂ−（ンド幅を有しでいる
。これに続いて５００　Ｈｚまたは５０００　Ｉ（ｚの
選択可能な周波数を有するオクターブ当り６　ｄｂのプ
レエンファシス増幅器２０２が設けられている。一般に
音声データ中の振幅は高い周波数はど低いために低い周
波数よりも高い周波数でより高い利得を与えることが通
常実用されている。増幅器２０２の出力部で信号は分割
されて反変名（ａｎｔｉ−ａｌｌａｓｉｎｇ　）フィル
タ２σ４（カットオフ周波Ｒ１，４ｋＨｚ　）および２
０６（カットオフ周波数１０．５　ｋＦ（ｚ　）の入力
部に供給される。これらは続くサンプリングのために生
じ得る変名を消去するために設けられている。

フィルタ２０４および２０６の出力はそれぞれバンドパ
スフィルタ（ＢｐＦ　）　ｚ　ｏ　ｓおよび２１０に与
えられる。ＢＰＦ　２０　Ｂはチャンネル１〜９を含み
、−万ＢＰＦ　２１０はチャンネル１０〜１９を含む。

各チャンネル１〜１８は１オクターブフイルタを有して
いる。チャンネル１９は全オクターブフィルタを有して
いる。チャンネルフィルタはレテイコン社のＲ５６０４
およびＲ５６０６型切換えキヤ・Ｐシタ装置ヲ使用して
普通の方法で構成されている。第３図はクロック人力周
波数、中心周波数およびＢＰＦ　２０　Ｂおよび２１０
の１９チヤンネルの３　ｄｂ・クント幅を与えている。

ＢＰＦ　２０　Ｂおよび２１０のために必要なバンドＡ
？スフイルタクロック周波数入力は１．６３２　Ｍｌ（
ｚのクロック装置２１３によって駆動されるクロック発
生回路２）２から通常の方法で発生される。

ＢＰＦ回路２０＆および２１０の出力は整流され、ロー
ノマスフィルタでｐ波され１１１周波数３０　Ｈｚ　）
、同時にサンブリング回路２１４中の１９のサングルお
よび保持回路（ナショナル・セミコンダクタ社ｒ、Ｆ３
９ｓｇ）中に保持される。

１９のチャンネルサングルはマルチブレフサ２ノロおよ
び２１８（ノリコニクス社Ｄ　Ｇ　５０６型）を通って
多重化され、ログ（ｌｏｇ　）　Ａ／ｌ）コヲパータ２
２０（シリコニクス社ＤＦ３３１型）中でアナログ信号
からデジタル信号に変換される。コン・々−タ２２０は
８ビツトの直列出力を生じ、それはベス１１４を経てフ
ロントエンドプロセッサ１１０に対する入力として直列
対並列レノスタ２２２（ナショナル・セミコンダクタ社
ＤＭ８６ＬＳ６２）中で並列フォーマットに変換される
。

２　ＭＨｚりｏ、り２２４は回路２１４、マルチルクサ
２１６および２１８ならびにＡ／Ｄコン・ぐ−夕２２０
に対して１種々のタイミング）信号を発生する。サンノ
ルおよび保持命令はｘｏ、ミリ秒毎に導線２１５によっ
て回路２１４に送られる。次いで各サンプルおよび保持
回路の出力はタイミング発生回路２２６から回路２ノロ
および２１８ヘパス、？７７’ｆｄ：経て送られる５ビ
ツト選択信号に応答して順次多重化される（５００ミリ
秒毎）。４ピツトは各回路によって１吏用され、残りの
１ビツトはどちらの回路を選択するかに使用される。そ
れ故１９のサンプルきれたチャンネルプラス基礎基準サ
ンプル’ｉ　Ａ／Ｄ変換スルニは１０ミリ秒を要する。

これら２０のデジタル信号はデータの１フレームと呼ば
れる。

１フレーム毎に状態（５ｔａｔｕｓ　）　Ｉｆ号がタイ
ミング発生回路２２６から発生され、導國２２８を経て
フロントエンドプロセッサに与えられる。

この信号はフロントエンドプロセッサ１１０（１）入力
にフィルタ回路ｉｏｓのタイミング全回萌きせる。タイ
ミング発生回路２２６はさらに導ｆｆａ　２３０によっ
てフロントエンドプロセッサ１１０に２　ｋＥ（ｚのデ
ータリディ（ｄａｔｅ　ｒｅａｄｙ　）ストローブを出
力する。これはプロセッサ１１０に１フレーム当り２０
の一中断信号を与える。

フロントエンドプロセッサ１１０１ｄ、周知の方法（Ｍ
Ｃ６８００系列１６ビットマイクロノ口セッサ装置用の
Ｍｏｔｏｒｏｌａ　Ａｄｖａｎｃｅ　Ｉｎｆｏｒｍａｔ
ｉｏｎＢｏｏｋｌｅｔ　ＡＤＩ−８１４−Ｒ１参照）で
データのフレーム（各フレームは１９のパントノやスフ
ィルタの係数を有する）を取出し、各フレームラ１６の
係数に減少させるようにプログラムされている。次いで
従来知られているり変ジレーム速度エンコード法を使用
してデータの冗長フレーム、すなわちデータの類似のフ
レームは消去されて後の処１ｆｆｌを減少させる。可変
フレーム速度エンコードはフレーム速度を平均で毎秒１
００フレーム（各フレームは１０ミリ秒に対応する）か
ら毎秒５０フレームに減少させる。

さらに処理を減少させるために、ざらに処理されるべき
係数の各フレームに対して線形変換よ を施すことによって１６の係数は籐或は１０のようなさ
らに少い数に減少される。よく昶られた方法の１つは次
の文献に記載されたメル・コサイン（ｍｅｌ−ｃｏｓｉ
ｎｅ　）　）ｆＪ形変換である。すなわち、（１）　　
Ｊｏｕｒｎａｌ　Ａｃｏｕｓｔ、　Ｓｏｃ、　Ａｍ、第
６４巻、５ｕｐｐ１．１　、８１８０頁乃至５１８１頁
Ｆａｌｌ　１９７８年のＤａｖｌａ　、　Ｓ、　Ｂ−お
よびＭｅｒｍｅｌｓｔｅｉｎ　、　Ｐ、氏の論文［ｇｖ
ａｌｕａｔｋｉ＆ｎ　ｏｆ　Ａｃｏｕｓｔｉｃ　Ｐａｒ
ａｍｅｔｅｒｓ　ｆｏｒＭｏｎｏｓｙｌｌａｂｌｅ　Ｗ
ｏｒｄ　Ｉｄｅｎｔｉｆｔｃａｔｉｏｎ　Ｊおよび（２
）ＩＦＪｇ　Ｔｒａｎｓ、Ａｃｏｕｓｔ、、５ｐｅｅｃ
ｈ、Ｓｉｇｎａｌ　　Ｐｒｏｃ、ＡＳＳＰ−２８巻第３
５７頁乃至３６６頁のＳ、ＤａｖｉｇおよびＰ、Ｍｅｒ
ｍｅｌｓｔｅｉｎ氏の論文ｒ　Ｃｏｍｐａｒｉｓｏｎ　
ｏｆＰａｒａｍｅｔｒｉｃ　Ｒｅｐｒｅｓｅｎｔａｔｉ
ｏｎｓ　ｆｏｒ　ＭｏｎｏｓｙｌｌａｂｉｃＷｏｒｄ　
Ｒｅｃｏｇｎｉｔｉｏｎ　ｉｎ　Ｃｏｎｔｉｎｕｏｓｌ
ｙ　５ｐｏｋｅｎＳｅｎｔｅｎｃｅｓ　ｊである０ フロントエンドプロセッサ１１０はまた谷フレームの振
幅の尺度としてパントノ？スフイルタ回路１０８から受
信してデータの各フレーム中の１９の係数を合計するよ
うにプログラムされている。それからエネルギ検出アル
ゴリズムが適用されてスピーチの発音或は部分の始め或
は終りを決定する。成る発音が検出された時、すなわち
エネルギ検出アルゴリズムの結果がスピーチの新しい部
分が開始したことを示した時、５或は１０のメル・コサ
イン値のフレームはマークされ、さらに処理が行われる
。′上記用途に適当しているエネルギ検出アルゴリズム
を導出する少なくとも１つの従来しられている方法があ
る（　ＩｇｌＪ　Ｔｒａｎｓ、　ＡＳＳＰ、第２９巻４
号、１９８１年８月号ｒ　Ｌ、Ｆ、　Ｌａｍｅｌ、Ｌ、
Ｒ，Ｒａｂｉｎｅｒ、　Ａ、ｇ、Ｒｏａｅ−ｎｂｅｒｇ
　、　Ｆ？よびＪ、Ｇ、Ｗｉ　１　ｐｏｎ各氏による論
文ｒ　ＡｎＩｍｐｒｏｖｅｄＥｎｄｐｏｉｎｔ　Ｄｅｔ
ｅｃｔｏｒ　ｆｏｒ　ｌ５ｏｌａｔｅｄＷｏｒｄ　Ｒｅ
ｃｏｇｎｉｔｉｏｎ　Ｊ参照）０装置１００が認識でき
る（予め定められた統語法による）語貧の各語は上述の
ＤａｖｉｄおよびＭｅｒｍｅｌｓｔｅｉｎ両氏の論文に
記載された多ディメンションのメル・コサイン空間（Ｉ
ＩｐａＣｅ）カラ取った複数の点のシーケンスによって
表わすことができる。例えば３００＠の語當は２５０の
予め定められた点から取った異なるシーケンスによって
表わすことができる。メル・コサイン変換を受けた後の
これらの各点は文字（ｃｈａｒａｃｔｅｒ）と呼ばれる
５或は１０のメル・コサイン値によって表わされる。文
字マトリックス中にはその時５或は１００メル・コサイ
ン値の２５０文字が蓄積されている。認識されるべき新
しい未知のメル・コサイン値のフレームの各々は未知の
フレームと文字マトリックス中の各文字との間のユーク
リッド距離を計算することによって２５０の値の文字距
離ベクトルに変換される。

これはフロントエンドプロセッサ１１０中で行われる。

文字距離ベクトルはそれらがマスクプロセッサ１６０に
よってテンル−トプロセッサに転送されるまでフロント
エンドプロセッサ１１０中の・々ッファ中に蓄積δれる
。

テンル−トは複数の文字から構成された給食の語のよう
なスピーチの基準部分を表すす。

各テンノンートは装置ｌＯθの語零の語を表わす。３０
０語のシステムでは複数のテンプレートゾロセッサ中に
約３００のテンル−トが蓄積されている。テ／ｆレート
！ロセッサ中に浴積されたテンプレートｂ数、したがっ
て安水されたテンル−トプロセッサの故は所要の逃」用
量およびどの程度認識の遅延が許容されるかによる。１
０チの実時間認識遅延、すな、“りち３秒の長い発音に
おける０、３秒の認識遅延の場合には３〜４のテングレ
ートプロセッサが必要テあることが概算される。

各テンプレートプロセッサはテンプレート７０ロセツサ
のプログラミングメモリ内のプログラムされた比較アル
ゴリズムに従ってその割当てられたテングレートと遠隔
・ぐス１７０’に経て−ｙロントエンドプロセッサ１１
０がら受信された各文字距離くクトルを比較する。これ
を行う適当なアルゴリズムはダイナミックプログラミン
グアルゴリズム（ＤＰＡ　）或はそれから誘導されたも
のである。各文字距離ベクトルはテングレートによって
表わされる語を話すために要する平均時間よりずっと少
い１０ミリ秒から３０ミリ秒の間のスピーチ時間に表わ
されるから、多くの文字距離ベクトルが各テンプレート
に対して比較されなければならない。ＤＰＡの利点の１
つは１つの語を話すために必要な時間中に４：１以の変
化に対して補償することである。

システムのＷ期化中に回路手段１８２．１８４゜１８６
．１８８および遠隔・ぐス１７０ｆ介してマスタプロセ
ッサはテンプレートラテンプレートプロセッサに負荷し
、それ数誌４ノロセスの開始時にテンプレートプロセッ
サ中の計算の負荷は略々等しい。マスタノロセッサはま
た各テングレートプロセッサにそのテンｆＶ　（、が予
め定められた統語法に従って処理されることを教える。

発副の始まりが検出された後、回路手段１８ｏ。

１８２．１８４，１８６と遠隔パフ：、１７０を経てマ
スタプロセッサは文字距離ベクトルを比較のためにテン
プレートプロセッサのそれソレニ転送させる。中断を介
してマスタノロセッサはフレームペースで文字距離ベク
トルの処理を開始するようにテングレートプロセ、すに
命令スる。各テンプレートプロセッサが最後の文字距離
ベクトルに対して割当てられた各テングレート上でＤＰ
Ａを走行させて請来を得た時、それらは中断をマスタノ
ロセッサに発生させ、それに結果が転送の準備を終った
ことを通報する。テングレートプロセッサの全てではな
いがフレームペースで）Ｖ−ム上の割当てられたテング
レートを処理するのに四散の時間が使用される。

その時間１栓はＤＰＡによってマスタゾロセッサに報告
される。回路手段ｔ８２，１８４，１８６゜１８８およ
び遠隔バス１７０ｆｆｄ、てマスタプロセッサ１１θは
結果をテンプレートノ００セツサからマスタゾロセッサ
へ転送する。マスタノロセッサは次のフレームにおける
処理のために特定されるべき新しいテンプレートを生じ
ることのできる結果についての統語解析を行う。統語解
析および時間欲に基いて各テンプレートプロセッサはそ
の割当てられたチンプレートラ処理するために使用され
ておＩ）、テンプレートは回路手段１８２，１８４，１
８６．ノ８８および遠隔パス１７０ｆ介してマスタゾロ
セッサによりテングレートプロセッサの間で再割当てき
れる。それから新しい文字距離ベクトルがテンプレート
プロセッサに送られ、認識が行われるまでフ０ロセスが
全部に亘って再開される。

マスタゾロセッサノロ０は行うべき３つの主要機能を有
する。すなわちフレームペースにおけるテンプレートプ
ロセッサの結果からの統語解析を行うこと、回路手段１
８０，１８２゜１８４．１８６．１８８および遠隔バス
１７０を介してのデータの転送を１ｌＩＩＪ　ｆｌｌｌ
ｌすること、および結果を出力し、動作インターフェイ
スを与えること等（データ転送の指令以外のもの）のよ
うな広範なシステムの機能を行うことである。

実時間における連、読的計声認識Ｖこ使用する装置１０
０の利点はその並列処理と、ノロセッサ内の多量のデー
タ転送処理能力およびフレームペースの方法での通信に
ある。（多くの発音は３秒を超えることはな（，１０％
すなわち０．３秒の認識の遅延は知覚できない、或は殆
ど知覚できないことである。この用途のために実時間は
発音期間の１０係のオーダーの遅ｇｋ有する認識全意味
するものである。）プログラムされたＩ１０速度はゾロ
セッサ間でここで要求される顕著なデータの交換を処理
するには不十分であろう。しかしながら、この発明によ
れば、グロセッサ間のデータ交侠は回路手段１８０乃至
１８８および遠隔パス１７０を介して各種プロセッサの
処理作用を阻害することなく達成される。後述するよう
に回路手段１８０等は共有的な遠隔制御回路全備え、そ
れはマスタゾロセッサの同期およびローカルプロセッサ
の共有メモリへ或は共有メモリからデータを転送するた
めＩＪ）ｏ−カルプロセッサへのその他の遠隔リフエス
トラ行う。１ｕ１］御回路はまたリクエストを優先させ
、それ故遠隔要求はローカル処理を阻害しない。第４図
を参照するとプロセッサと回路手段の組合せ１１Ｏ／１
８０；１３０／１８２；Ｚ４θ／１８４；１５０／１８
６および１６０／１ＢＢとして使用するのに適した装置
４００が遠隔パス１７０の一部に沿ってより詳細に示さ
れている。

装置４００のプロセッサ部分の心臓はプロセッサ部分ｆ
４０２である。本発明を構成するためＶＣＩＥ用される
ことのできる他の適当なマイクロプロセッサ装置はイン
テル社の８０８６型、ノログ（Ｚｉｌｏｇ　）社のｚ８
０００型およびＡＭＤ２９０１型である。局部的に、チ
ッｆ４０２はマイクロプロセッサ制御パス４０４によっ
てローカル制御器４０３に、およびローカルランダムア
クセスメモリ（ＲＡＭ　）　４　ｏ　ｓに結合されてい
る。ロカルメモリ４０５およびマイクロノ０ロセツサチ
ツゾ４０２は１６ビツトのローカルデータバス４１０に
よって互に結合されている。特定のプロセッサによる処
理はローカルメモリ４０５中に蓄積されたプログラムに
従って行イクれる。第４図においてプロセッサ１３０の
ようなテンプレートプロセッサの場合にはＤＰＡ　ｉ実
行するためのプログラムはローカルメモリ中に蓄積され
る。ローカル制御器４０３はローカル制御パス４２０に
よってローカルメモリ４０５に結合されている。複数の
他の装置はそれぞれローカル制御およびデータバス４２
０および４１０に取付けることができる。例えばＲ８２
３２直列Ｉ１０インターフェイス回路４２２、タイマー
回路４２４゜音声合成インターフェイス回路４２６、Ｂ
ＰＦ回路回路インターイエイス４２３よび第２のＲ８２
３２直列Ｉ１０インターフェイス回路４３０等＊　ｇ＋
！＠のこと。これらは全て通常の回路であ１ハ本発明の
利用性を示すために例示されているものである。それら
はここでは詳細な説明を省略する。

、ヒ述のローカルプロセッサ部分と共同する装（（ｉ　
４００の回路手段は次のようなもので構成されている。

すなわち通常の・ぐススイッチ４１２によって・ぐス４
１０に１妾続された１６ピツトの共有データバス４１２
に結合された共有的メモリ４０６；共有１ｌＩＩＩ呻器
（回路）４４ｏ；遠隔制御回路４４２；遠隔データバス
４５０と共有データ・々ス４１２との間に、結合された
０１ｍ、１７０１６ビツトレジスタ４４Ｂ、ＤＭＡソー
スおよび目的地レソスタ４４６および４４７．および共
有制御器４４０に結合されたＤＭＡカウンタ回路４４４
を含む直接メモリアク婢ス（ＤＭＡ　）回路；遠隔デー
タハス４５０と共有データバス４１２との間に結合され
たプログラムされたＩｌｏ　ｌ　５ビットレジスタ４５
２；およびローカルならびに遠隔１６ビツト中断回路４
５４および４５６を備えている。Ｉ１０レノスタ４４８
および４５２もまた遠隔制御器４４２および共有１１１
１１１ｊＩｌ器４４０に結合され、そこからそれらは市
１」１却およびクロック信号を受けている。

さらに詳細に第４図の回路を説明する前に、マイクロプ
ロセッサユニット４０２の基本タイミングを第５図のタ
イミング図に関連して説明する。ＭＣ６８０００は外部
クロ１．りで発生σれた８　ＭＨｚのクロック信号５０
０ｆ（史用する。マイクロプロセッサのデータ転送サイ
クルはこのクロックに同期され、各サイクルは８個のク
ロック状態０〜７と考えることができる。このクロック
から８ＭＨｙ、のクロツク３Ｐ信号５０２が通常のタイ
ミング回路設計技術を１吏用して発生される。クロック
３Ｐ（５０２）は半分のｉＺルス幅だけ８　ＭＨｚクロ
ック５００より進相である。

第４図の回路により使用される図示しない別のクロック
ＩＰはクロック３Ｐと１８０°位相がずれている。ＭＣ
６８０００はアドレスストローブ信号／ＡＳ、５ｔＪ４
ｉ発生し、それは現われているマイクロプロセッサの信
号（２３ビツト）が安定で妥当なものであることを示す
。／ＡＳ５０４は、Ｉ１０サイクルと共同するデータ転
送が完了される都度、マイクロプロセッサに与えられた
／　ＤＴＡＣＫ信号中に発生する８　ＭＨｚクロックの
第２の下方のストロ〜りで取り消される。第５図に示さ
れるようにＭＣ６８０００の内部データ転送サイクル（
読取り／−シ込み）は４個の８　Ｍ［（ｚクロックサイ
クル（８つの状態Ｏ〜７）の最小において行われること
ができる。それはもっと長く取ることができた。もしも
データ転送にもつと長い時間を取るならば、その時／　
ＤＴＡＣＫ　ｉｄ遅延され、／Ａｓの取り消しは数クロ
ックサイクルに遅らされる。

通常の方法で発生され、マイクロプロセッサによるロー
カル要求を実行するのに使用される他のタイミング信号
は、データ転送サイクル中の第１の完全なりロックサイ
クル（状態０および１）に対応するＥＮＤ信号５０Ｂ、
説明するまでもないＥＮＤ−１（信号５１０およびｇＮ
Ｉ）−２１言号５１２、ＬＯＣＡＬ５１３、ＬｇＮ　５
１４、ＲＥＱＬ５１５およびその目的については後述す
る／　ｌＪ：ＤＲＡＭ信号５１６である（この時ＬｇＮ
　５　Ｊ　４はＥＮＤ）ぞルスノ終りにおいてスタート
し、Ｅ・ｙＪＤ−２Ａルスの終りにおいて終ることに注
意）。

図面全参照に第４図の動作の概観を、説明する。

全てのプロセッサ／回路手段組合せノＩＯ／１　８　０
　　；　　１　３　０　　／　　１　８　２　　：　　
ノ　４　θ　／　ｊ　８４　；１５０／１８６；および
１　ｔ；　ｏ　／　ｔ　ｓ　ｇは装置４００と実質上同
じである。それらは異性っだ仕事をするために異なって
プログラムされており、図示実施例ではマスタプロセッ
サが２３ビツトのアドレスを他のプロセッサ（スレーブ
ゾロセッサ）の送信できる唯一のものである。またマス
ターデートの中断レノスタ４５４および４５６は使用さ
れない。マスタプロセッサ（以下単にマスクともいう）
がスレーブゾロセ、す（以下単にスＶ−ブという）を中
断したい時には、それはスレーブのＩＬＱレジスタ４５
４ｆ（３ｐ用し、スレーブがマスター全中断したい時に
はスレーブは自分のＩＲＱレソスタ４．５６をＪＩＪｉ
してそれを行う。自分の共有パス４１２ヘマイクロゾロ
セツザユニツトにより為された動作およびリクエストは
ローカルリクエストと呼ばれ、一方スレープの共有パス
を使用するようにマスターにより為されたリクエストは
遠隔リクエストと呼ばれる。

フロントエンドプロセッサ１１０が文字距ＱＩＬベクト
ルの発生を終了した時、或はテンプレートゾロセッサが
１フレームの処：］、！ｉ［−１＋冬了した時、そのブ
ロセッリ゛は中断レノスタを介してマスクノロセッサ１
６０を中断させる。例えばスレーブマイクロッ０ロセフ
丈ユニット４０２はパス４６０でスレーブの共有制御器
４４０にアドレスストローブ／Ａ３６０２と共に２３ビ
、ト、のアドレスを送る。共有制御器４４θはアドレス
ビラトラ解読し、マイクロプロセッサユニット４０２か
らのデータに対する目的地として〜Ｉ　ＲＱＲＷＬ　＋
１ｔｌＪ　Ａ’倍信号第９図）をもって遠隔中断リクエ
ストレノスタ（ＩＲＱ　）　４．５６１ｆ特定する。

Ｉ　ＲＱＭ’Ｌはタイミングを取られたローカルリクエ
スト信号ＣＩＩＥＤＲＡＭ　５１６と組合され、共有１
ｌｉｌＪ　＋卸器４４０中で同期化され（第１３図）、
ＣＬＫＩＲＯＲ６０４（第１３図）を発生する。・々ス
４６ノを介して共有制御器４４０はスイッチ４１４全開
きデータをマイクロプロセッサユニット４０２から共有
・ぐス４１２へ通過させる。共有制御器４４０はパス４
６２で送られｆｃ　ＣＬＫＩＲＯＲによってレジスタ４
５６中にデータを負荷する。

一度データが中断レ中スタ４５６中にラッチされると、
共有制御器４４０は３ビツトの中１更信号を・ぐス４６
３によってマスタフ０ロセツサのマイクロプロセッサユ
ニットに直接送る。それに応答してマスクノロセッサは
中断しているスレーブの共有制御器に遠隔制御パス４６
６を経て２３ビツトの中断承認アドレス信号および／Ａ
ＳＲ６０５を送り返す。（スレーブゾロセッサはそれぞ
れ他の全てに対して各自の中断１憂先度を有するように
結＋Ｗ　ｉれている。マスクプロセッサが中断承認アド
レス信号を送り返した時、それは未解決の中断リフニス
）ｋ有する最高の優先度を持ったスレーブプロセッサに
よってのみ受信すれる。）スＶ−プの共有制御器４４θ
は中断承認信号を解読して、直に遠隔読取り中断リクエ
スト制御信号（ＩＲＱＲＦＬＩ）Ｒ）を発生し、それは
遠隔リクエスト信号と組合され共有制御器内で同期化さ
れて出カニネーブル信号１０ＥＩＲＱＲ６０８（第１３
図）を発生し、その信号はスレーブの中断レジスタ内の
データ金共有・くス４１２に取り出す。同時にスレーブ
共有制御器は遠隔書込み制御信号（ｇｇＭｏ’ｒｇｗ　
）および遠隔読取（）ＲＦＡ’ｒＯ，Ｔ　ＥＲＤ　１ｔ
ｉ１３　ｉ局信号（第９図）を形成し、それらはタイミ
ングを与えられた遠隔リクエスト信号と組合され、同期
化されてＣＬＫＰＩＯ６１θおよび１０１ｇＧ　６１２
信号を発生し、それらは・ぐス４６４ヲ１峰てスレーブ
のＰＩＯレゾスタ４５２へ送られる。共有１ＨＩＪ御詣
はまたデータ妥当信号／ＤＶＩＰＯ言号６１４を形１戊
し、それはＲｆｉ：ＭＯＴＥＤ匍」１卸イ言−号とタイ
ミングを与えられた遠隔リクエスト信号とを組合せるこ
とによって形成さル、共有制御器４４０内で同期される
（第１４図）　。／ＤＶＰＩＯハ遠ｍ　制御ハス４６６
上をマスタフ０ロセツサの遠隔制御器へ送信される。Ｃ
ＬＫＰＩＯ（ｇ号はデータをスレーブのＰＩＯレノスタ
中へクロックし、１０ＥＩＧ信号はそれが遠隔データ・
ぐスに利用できるようにする。／　ＤＶＰＩＯ信号６１
４はデータがすでにスレーブのＰＩＯレノスタ４５２に
転送されているか、或は１つのＣＬ、［（３Ｐ　１θ号
中に転送されるであろうことを示す。

マスク遠隔制御器４４２（遠隔ｉ制御の詳細については
第１５図参照）は導線４６７を経て／ＤＶＰＩＯ信号６
１４を受信し、ＣＬＫｆＬｇＧ信号６１６および／　ｏ
ｇｐ■ｏ信号６１８を発生し、それらはパス４６９上ｆ
マスクのＰＩＯへ送られ、遠隔データバスからデータを
マスクのＰＩＯレノスタ中へ入れる。１だ、マスクの遠
隔制御器は／ＤＶＰ　１０信号？消滅させるためにスレ
ーブの共有制御器に線４７０を経て送り返される’１’
ＡＣＫＰＩＯ信号６２０を発生し、および／ＤＶＰＩＯ
に応答してＦＵＬＬＩＮ信号６２２（第１５図）を発生
し送信する。ＦＵＬＬＩＮ信号は線４７ノ上をその共有
制御器に送られ、マスクの共有制御器にマスクのＰＩＯ
レゾスタ４５２が共有データバス４１２に対してデータ
の準備ができたことを知らせる。

Ｆ出、ＬＩＮ信号は共有制御器によって解読されてＲ■
ＧＲＤ信号およびＬＯＣＡＬ制御信号（第９図）を生成
し、それらは次にローカルリクエスト信号と組合わされ
て同期化され、／　ｏｇＲｇｃ信号（第１３図）全生成
し、それはマスクのＰＩＯ中のデータを共有プ″−タパ
スヘ利用できるようにする。

データはそれからマスタプロセッザユニ、ト中ヘクロッ
クされる。／　Ｄ’ｒＡＣＫ信号がマスタの共有１１ｉ
１１鍔器によって発生され（第１０図）、４７２を経て
マスクのマイクロプロセッサユニット４０２へ送られる
。

スレーブの遠隔中断レジスタへ送られたデータは本来ベ
クトルであり、それはマスクによってマスクのローカル
メモリ中の点の位ｌｉｔ定めるために使用される。そこ
でマスクは転送を行うために転送されるべきデータＶＣ
ついてスレーブと必要な情報の同一性、例えばソースと
目的地プロセッサの同一性、転送されるべきデータの位
置と量および目的地プロセッサ中に位置されるべきであ
る場所全発見する。以下の議論のために、転送されるべ
きデータを有するプロセッサはソースゾロセッサと呼ば
ｔＬ、一方それにデータが転送されるプロセッサは目的
地プロセッサと呼ばれる。転送されるべきデータは迅速
に、ローカル処理サイクル中に転送に含まれたプロセッ
サによりそれらのサイクル全中断せずに行われなければ
ならない。これは直接メモリグレートプロセッサ１３０
．Ｊ４０．・・・１５０に文字距離ベクトルを転送し、
テンプレートデータをテングレートプロセッサ１３０，
１４０・・・１５０間で転送し、或はテンｆ　ｌ／　−
ヒフ０ロセツサの結果のデータをマスクプロセッサへ転
送するために使用されることができる。

連続のためにスレーブによるマスクの中断は上に説明し
たとおりである。中断はマスクに中断しているスレーブ
プロセッサが処理の仕事を終っていることを知らせるた
めに使用される。

この時点でマスクはどんなデータの転送が行われたかを
決定する。時間が受信された中断に基いた転送に対して
正しい時には、マスクは第４図、第５図および第７図を
参照に以下に説明するようなプログラムされたＩ１０動
作を使用するＤＭＡ転送を設定する。

１つのスレーブから他へのテンプレートデータの転送の
ようなゾロセッサ内メモリデータの転送を行うために、
マスタゾロセッサはゾログラムされたＩ１０動作を通じ
て１６ビツトの目的地スタートアドレスを目的地プロセ
ッサに跡き込む。これは転送されるべきデータがその共
有メモリ４０６中に記憶されるべきである目的地プロセ
ッサを告げる。次にマスタゾロセッサは１６ビツトのソ
ースワードカウントワードおよび１６ビツトのソースス
タートアドレスワードをソースノロセッサに魯込み、そ
れはデータを送信すべきものである。この情報はソース
ノロセッサがどの位のデータを転送されるべきが、その
共有メモリ中のどこにそれが発見されるべきかをそれぞ
れ教える。

マスタゾロセッサは１６ビツト目的地スタートアドレス
ワード全そのデータバスに載せ、２３ビツトアドレスワ
ードおよび／Ａ　Ｓ　７’（７２ｆハス４６０によって
その共有制御器に送信する。

マスクの共有制御器は次のとおりの動作を行う。

すなわち、アドレスを解読してＲｃｃ、ｗ制御１８号（
第９図）を発生し、それたタイミングを取ったローカル
リクエスト信号と組合されて同期化され、ＣＬＫＰ　Ｉ
　Ｏ信号７０４ｆ発生し、ｒ−タパススイッチ４１４を
オンに切換え、ＣＬＫＰＩＯを直円してスイッチ４１４
を通り共用データバス４１２上ｉ　ＰＩＯレゾスタ４５
２０Ｂ側へ向うマイクログロセ、サユニット４０２から
のデータをクロックし、データに対する目的地プロセッ
サであるスレーブプロセッサへ遠隔パス４６６上全伝送
されル／　ＤＶＰＩＯ信号７０６（第１４図）を発生さ
せ、２３ビツトアドレスおよび／Ａｓ信号が遠隔制御バ
ス４６６を経て目的地プロセッサへ伝送されることがで
きるようにスイッチ４８０を開く。今やマスタゾロセッ
サは７　ＤＴＡＣＫ　信号を待つ状態にある。

スレーブ目的地共用制御器はそのＩＤに対してアドレス
信号を解読し、それを発見した時、共用制御器はＲｇＭ
ＯＴＥＷ制御信号（第９図）を発生し、それはパス４７
４を通ってスレーブの遠隔制御器に送られる。これはマ
スクからスレーブの遠隔制御器４４２（第１５図）へ転
送される／ＤＶＰＩＯ信号金ケ゛−１する。それに応答
してスレーブの遠隔制都器（第１５図）は次のような動
作をする。すなわち、それは１０ｇｐｉｏ信号７０８ｆ
発生し、それはマスクのＰＩＯに送られる。それはまた
ＴＡＣＫＰＩＯ信号７ノθ全発生し、マスクの共有制御
器に送り返して／ＤＶＰＩＯ信号を取り消す。それはま
たパス４６９を介してスレーブのＰＩＯレノスタへ送ら
れるＣＬＫＲＥＧ　ｊｄ号７１２を発生して目的地アド
レスワードｉ　ＰＩＯレジスタ中にクロックし、またス
レーブの共有制御器に送られるＦＵＬＬＩＮ信号７１４
を発生きせる。

一方、目的地スレーブ共有１１ｉ１Ｊ御器もまたＦＵＬ
ＬＩＮ信号およびマスクのアドレス信号読して／　ＯＥ
Ｉ：ＲｇＧ信号７１８を発生し、それをパス４６４全介
してＰＩＯ４５２へ送信する。これは目的地スタートア
ドレスワードがスレーブの０ｍカウンタ４４４中へ負荷
するためにスレーブの共有パス４１２上に利用できるよ
うにする。

スレーブの共有制御器は遠隔リクエスト制御信号（Ｒｌ
ｉ：ＱＲ）を発生し、それはタイミングを取られ同期さ
れてｉＮ信号７２０を形成し、　ＤＭＡＤＲ制御信号７
２２を発生しく第９図）、それはパス４８２によってり
、ＶＩＡ目的目的地レノイタ４４フられる。これらの信
号はレノスタ４４７（ＣＬＫ３Ｐにより）をセットし、
それはＤＭＡＤＥＳＴ信号７２４を導線４８３を介して
スレーブの共有制御器に戻す（第１６図参照）。ＤＭＡ
ＤＫＳＴ信号は共有制御器によって使用され、導ｉ〜４
８４によって０Ｍカウンタ４４４用のインクレメント浦
号を発生する（第１７図参照）。

共有制御器がＤＭＡ＋）Ｒ信号を解読すると同時にそれ
はＤ畠Ｒ，＋ｉｌＪ　１ｉ１１］信号７２５を解読しく
第９図）、それはタイミングを有する遠隔リクエスト信
号と組合され、同期化され、目的地スタートアドレスを
ＤＭＡカウンタ中ヘ中口クロックるようにする（　ＣＬ
ＫＤＭＡ　７２６　）ことを町Ｉ止にするために使用ち
れる（第１７図参照）。共有ｆｉｉｌＪ御器は−また／
　ＤＴＡＣＫ信号７２８を発生し、そｎｕ／Ａｓ信号を
消滅させるためにマスクのマイクロプロセッサへ送り返
される。

マスタプロセッサはさらに２つのプログラムされた１７
勺転送を開始する＝（１）　　ソースプロセッサのＤＭ
Ａカウンタ中ヘソースヮードカウントワードを負荷する
こと。＋２）　　ＤＭＡカウンタ中ヘソーススタートア
ドレスヮードを負荷すること。

それらのワードは上述の目的地スタートアドレスと同じ
方法で負荷される。しかしながらＤＭＡソーススタート
アドレスがＤＭＡカウンタ４４４中へ負荷される時、ソ
ース共有制御器はマスタプロセッサのアドレスを解読し
てＤ＋１ｉｌＡＳＲｔｌｊｌＪ　御信号（第９図）を発
生し、それはタイミングを有する遠隔リクエスト信号と
組合され、同期され””Ｃパス４８６’ｚ介してＤＭＡ
ソースレノスタ４４６をセットする。レソスタ４４６は
次いｆＤＭＡｓＲｃＤＭＡ５Ｒｃ信号で共有制御器４４
０に送り返すＯ ＤＭＡ回路によるＤＭＡデータ転送はＤＭＡカウンタ４
４４に蓄積された１６ビツトのソースまたは目的地スタ
ートアドレスをパス４９０金経て共有制御器４４０に伝
送することによって行われ、そこでアドレスは解読され
て共有メモリ４０６中の適切なメモリ位置を選択する。

データが転送された後、アドレスはインクレメントされ
る。このプロセスの詳細は次のとおりである。

ＤＭＡ５ＲＣｉたはＤＭＡＤＦＪＳＴ信号（それぞれレ
ソスタ４４６および４４７中にセットされ一〇いる）は
ＤＭＡ回路を介してマイクロプロセッサからマイクロプ
ロセッサへデータを転送するためのタイミングと同期を
取られたＤＭＡリクエストヲ設定することを要求される
。ＤＭＡ５ＲＣ信号はソースＤＭＡカウンタ中に蓄積さ
れたソーススタートアドレスをインクレメントするため
にＣＬＫ３Ｐの立上りで使用される。同様にＤＭＡＤＥ
ＳＴ信号は目的地Ｄ＝１カウンタをインクレメントする
ために使用される。

適当にタイミングおよび同期をされたソース共有制御器
からのＤＭＡ５ＲＣ信号は／工ＮＣ３ＲＣ信号８１０（
第１７図）を発生し、それた共有パス４１２上を共有メ
モリ４０６からｏＭＡ　Ｉ１０レノスタ４４８へ向うデ
ータをクロックする。同時にソース共有制御器はデータ
妥当／　ＤＶＤｆｖｌＡ信号８１２を発生し、それは導
線４９３上を遠隔パス４６６へ伝送され、それから線４
９４上を目的地制御器へ送られる。それに応じて目的地
遠隔制御器は次の動作をする。すなわち、それは７　Ｏ
ＥＤＭＡ信号８１４（第１５図）全発生し、それは線４
９５上を遠隔制御パス４６６へ送られ、ソース共有制御
器を通り、それからパス４９６上全ソースＤ島、Ｉｌｏ
に送られ、そこに蓄積されていたデータを遠隔・ぐス４
５０へ与える。それはまたＴＡＣＫＤＭＡ信号８１６（
第１５図）を発生し、それを線４９７によってパス４６
６へ、次にソースの共有制御器へ送り、／　ＤＶＤＭＡ
信号を消滅させる。それはまたＣＬＫＲｇＧ信号８１８
（第１５図）を発生し、それはパス４９６を経て目的地
のＤＭＡ　Ｉｌｏに送られ、それは遠隔データ・々ス４
５０からそこにデータを負荷する。それはざらにＦＵＬ
ＤＤ信号８２０（第１５図）を発生し、それは目的地共
有制御器に送られ、そこでＤＭＡＤＥＳＴおよびｇＮＸ
Ｆ’ＦＲ信号と組合されて／　ＩＮＣＤｇＳＴ信号８２
２（第１７図）を発生し、その出力はデータが目的地プ
ロセッサの共有パスに転送されることをエネーブルにす
る。そこからデータはＤＭＡカウンタ中に蓄積された現
在のアドレスによって特定された位置に目的地共有メモ
リ中へクロックされる。ソースおよび目的地カウンタは
自動的にインクレメントされ、直接メモリアクセステー
タ転送は次に利用されるタイムロットで反覆される。Ｊ
、−Ｋ　７リツ７°７０ツグｌ７２２からの信号８１３
はＴＡＣＫＤＭＡが発生されるまで／　ｌＮＣ３ＲＣを
阻止する〇 共有制御器４４０は２つの主要な機能を遂行する。すな
わち、（１）　　ＦＵＬＬＩＮのような他の信号と共に
、それは関連するマイクロプロセッサチツｆ４０２から
のローカルに或は遠隔制御パス４６６上のマスタプロセ
ッサチップから遠隔的に受信された２３ビットアドレス
信号の一部をＪｌＩ１１８読して種々の制御信号を発生
させ、それはどのローカル装置がアクセスされるべきで
あるがを特定し、例えば共有メモリ、ＤＭＡ回路（カウ
ンタ、レジスタおよびｌ１０）、中断レジスタ、ＰＩＯ
ｌ或は遠隔制御器に対してそこから読取るのかそこに書
込むのかを決定し、それはまた共有・ぐス４１２を介し
て共有メモリ４０６へのロカルマイクロプロセッサチッ
グのアクセス全中断或は遅延させることなく共有データ
バス４１２の制御を行うために制御信号のタイミングと
同期を行う。

第９図は全体を９　’００で示す共有制御器のデコーダ
の論理装置を詳細に示したものである。

この論理装置は図に示されている前述の制御信号を発生
する。例えばローカルプロセッサチッｆ４０；ｌｄアド
レス信号金ローカルデコーダ９０２．９０４にそれぞれ
送る。アドレスの一部がまずデコーダ９０２，９０４へ
送られる前に予備デコード回路９０３によって解読され
る。

デコーダ９０２と９０４は図示の制御信号を発生する。

例えばＩ　ＲＱＲＷＬ　副１１ＥＩＩ信号はローカル（
Ｌ）マイクロプロセッサチップ４０２が遠隔中断レジス
タ４５６　（ＩＲＱ　）へ書込み（Ｗ）　ｋしたいこと
を示す。

また第９図には遠隔デコーダ９０６，９０８が示され、
それらは一部が予備デコード回路９０５を通過したマス
タプロセッサチップから受信されたアドレスビットに応
じて図示の制御信号を発生する。例えばマスクプロセッ
サがスＶ−＃ｆロセッサを中断したい時、マスタノロセ
ッサはアドレスをスレーブの共有制御器（デコーダ９０
６，９０８）へ送り、スレーブのロカル中断しノスタ（
ＩＬＱＬ（５４に対する遠隔（Ｒ）書込み助信号を発生
させる。

アドレスビットに加えてＦＵＬＬＩＮ信号がＰＩＯまた
はＤＭＡレジスタにアクセスしたい時にデコードレジス
タ９０２，９０４，９０６，９０８により使用される。

ＦＵＬＬＩＮ信号は正の時にＰＩＯ′またはＤＭＡレゾ
スタの何れかがデータでラッチされたことを示す。ＦＵ
ＬＬＩＮ信号がなければこれらのレジスタに対する制御
信号は復号されない。

以上の説明から１Å以上の要求者が同時に共有データバ
ス４１２上をデータを転送するようにリクエストするこ
とができることが認められよう。例えばスレーブマイク
ロプロセッサにおいて第９図のローカル制御信号全生成
する共有データバスをスレーブマイクロプロセッサがリ
クエストしてもよい。マスタマイクロノロセッサは第９
図の遠隔制御信号音生しるスレーブの共有データバスを
リクエストすることができる。

或はＤＭＡソース或は目的地レジスタ４４６或は４４７
はＤＭＡＤｇＳＴおよびＤＭＡ５ＲＣ信号に応答して共
有データバスをリクエストしてもよい（第１０図参照）
。明らかに全てのそのようなリクエストが同時に許可さ
れることはできない。それ酸リクエストは優先度が付さ
れＣＬＫ３Ｐのようなローカルクロックでタイミングを
決められなければならない。

一番の優先度は共有データバスで制御するためのローカ
ルマイクロノロセッサチップに与えられる。ローカルリ
クエストが為された時、デコード回路９００はローカル
制御信号５１３を生成し、それはＬｇＮ信号と組合され
て１サイクルのＲＦＪＱＬ信号５１５を生じる。この信
号はＣＩ、に３Ｐでタイミングを定められ、タイミング
の定められたローカル共有データバスリクエスト信号（
ＪＤＲＡＭ５　Ｊ　６　’に生じる。この信号はローカ
ルスレーププロセッサチ、７６４０２に対する共有デ−
タパスの制御ぞ与える。

さて、第１０図全参照すると優先度とタイミングを共有
データバスリクエストに与える回路が示さ゛れている。

もしもマスタプロセッサがスレーブの共有データ・マス
の制御をしたいならばＲＦｉ：ＭＯＴ■信号５ノ８がデ
コーダ９０Ｂによっテ発生される。これはアンドグー）
　１００４においてマスクからのアドレスストローブと
組合される。

アンドグ゛−ト１００４の出力信号ハアンドヶ゛−ト１
００６に送られ、そこでそれはアンドグ９−トＩＱ０２
の出力によりダートされる。アンドゲート１００６の出
力は遠隔−共有データバスリクエスト信号（Ｒ■ＱＲ）
　ｓ　、？　ｏを発生する。もしもＲＥＱＬ信号５１５
がアンドゲート１００２の入力に存在すれば（ｔ、ｏｗ
／ａＥｑｔ、　）　ＲｃｑｒＢｉ号５２０は可能でハｆ
ｘい。アンドグー）　１００６の出力はプーアルＪ−に
ノリップ−フロップ回路１００８のＪ入力へ送られ、そ
こでＣＬＫ３Ｐによりクロック制１１１１され、タイミ
ングの定められたＲεＮ５２２と呼ばれるＲＥＱＲ信号
を発生する。

レノスタ４４６または４４７からのＤＭＡ５ＲＣまたは
ＤＭＡＤＥ８Ｔ信号はオアゲート１０１０から正の出力
である信号５２４を発生する。この信号はアンドグー）
　１０１２に送られ、それはＤＭＡ共有デーデースリク
エスト信号ＲｇＱＤ　５２６　’ｚ発生する。アンドダ
ート１００２の出力はまたアンドデート１０１２ｆダー
トするのにもｔ重用され、それ故ＲｇＱＤ信号はＲＥＱ
Ｌ信号が存在するときは可能ではない。同様にもしもＩ
ＱＲ信号が存在すれば、インバータ１０１４はアンドダ
ート１０１２に対してそれを不通過にする低入力を出力
する。したがって、もしもＲＥＱＩ、　信号が存在する
ならばＲＦ、ＱＲ。

ＲｇＱＤ信号の何れも可能にならない。もしもＲＥＱＲ
信号が存在すればＲＥＱＤ　ｆ！号はげ能にならない。

ＲｇＱＤ信号はＪ−にフリップ・フロップ回路１０１６
によりＣＬＫ３Ｐでタイミング金与えられ、タイミング
を有するＲｌｉ：ＱＤ信号（ＤＥＮ　）　５２８　ｋ生
じる。

／　ＲｇＱＬはフアゲート１００１の出力によってアン
ドダート１００２においてｒ−トされ、そのノアで一ト
１００１の入力は／ＡＳとＣＯ６である。

ＣＯ６はｔＴ在している時に次のＣＩ、Ｋ　３　Ｐの立
上り端まで／Ａｓを延ばす。

「コーカルマイクロプロセッサチッゾ４０２は少なくと
も４個の８　ＭＨｚクロックザイクル′ｆ：直円して読
取り或は書込み動作を児成する。一般にテ２−夕はＣＩ
、ＫＯＰの中間の状態３においてチッソ０に入出力する
ように転送される。共有データバス中のデータ転送は８
　ＭＨｚクロックサイクルの２ザイクルのみを要し、バ
ス上のデータは１クロツクサイクルだけそこにある。も
しもローカルリクエストが共有データバスに対して出さ
れたならばそのデータは中間の状態３から中間の状態５
まで１ザイクルの間のバス上に存在する。しかし新しい
ローカル転送は次の状態３まで１丁能にならない。した
がって、次の状態３までに完了する限り、次のローカル
転送の前に共有データバス上で他のデータ転送を押し込
むことが可能である。全体を１１００で示された第１１
図の回路は共有ｔｌｊ制御器４４０の一部であり、ロカ
ルプロセッサのタイミングで遠隔およびＤＭＡ共有デー
タバスリクエストを同１υ」化するように設計されたシ
ーケンス制御器或は同期装置６である。その回路共有デ
ータ・ぐスへのアクセスを許容し、状態３．５．７にお
いてスタートするように共有データ・ぐス上を２クロツ
クのデータ転送を許容する。

ナンドケ９−ト１１０１〜１１０５の入力は、ローカル
マイクロフロセッサアドレスストローブＡ　Ｓ　、　Ｃ
ＬＫ３Ｐ　、　ｇＮＤ−１オよび回路１０００がらのＩ
ＱＬ　、　ＲｇＱＲおよびＲｇＱＤリクエスト信号であ
る。

この回路は回路１０００により１吏用されるＥＮＸＦＥ
Ｒ。

ＥＮＡＣＣＥＳＳおよびｃｉｏ信号全生成して、状態２
の開始から状態６の開始までの間の期間中遠隔またはＤ
ＭＡ　ＩＪクエスト（ＲｇＱＲおよびＲＥＱＤ　）が形
成されること全阻止する。信号ｇＮＸＦＦＲおよびＣ１
０のタイミングは第１２図に示されている。回路１１０
０はさらに人力Ｄフリップ・フロツノ回路１１０６　、
　ＦＲＯＭ　１ノ０８および１１１０、および出力Ｄフ
リップ・フロラｆ１１１２，１１Ｚ４１１１１６および
１１１８を備えている。

共有データバス（すなわちマイクロプロセッサチッ７’
４０２ｆ含むデータの転送）へのローカルアクセスは状
態３の中間でスタートし、状態５の中間で終ることのみ
が許容される。もしもローカルリクエストが存在しない
（ｎｏ　ＲｇＱＬ）ならばＲｇＱＲまたはＲｇＱＩ）　
１言号が存在していればそれが状態３の中間でアクセス
を与えられる。もしもローカルリクエストが存在してい
れば遠隔リクエスト或はＤＭＡ　ＩＪクエストは状態５
の中間で許可されることができる。もしも遠隔或はＤＭ
Ａ共有データバスリクエストが状態５の後、ただし状態
７の前に生じたならば、それは状ｒａ７の中間において
許可される。状態７の中間と状Ｍ　３の中間の間では共
有データバスへのアクセスは許可されない。何故ならば
、もし生じるならばローカルリクエストはその期間に生
じ、それが生じた時にパスへのアクセスが許可されなけ
ればならないからである。

第１２図は第１１図の回路のタイミングを示す。ＡＳ信
号１２０４およびＣ１２信号１２θ８は組合されて第１
１図の線１１２０上の信号１２１２のスタートまたは／
ＳＴ部分を与え、一方ＥＮＤ−１およびＣ１１ＩＮ号は
組合きれて終りまたは７８部分を生じるＣＬＫ３Ｐと共
に／Ｓ　Ｔおよび／Ｅは号は／５ＹＮＣ１言号１２１４
全生じる。／　５ＹＮＣは１言号Ｃ９およびｃｘｏ２ｒ
高」〜＼切換える。

Ｃ９によりデートｆｉれたＲＥＱＬ信号或はＣ１０によ
りケ９−トされたＲ１１ｑＲまたはＲＥＥＱＤ信号は線
１１２２上の／　ＡＣ（ＪＳＳ　ｉｄ号を「低」に変え
、一方ＤＬＫ　３　Ｐと組合された／　ＡＣ（ＪＳＳ信
号は／　ＡＣＣＩ、４号（ｉｉ号１２２４およびＪ２３
２）を生じ、それはＣ９およびＣ１０の存在のために前
に示したように状態３，５．または７の中間でのみ生じ
ることができる。Ｃ９とＣＩＯは／５ＹＮＣおよび／Ａ
ＣＣ信号に応じてＦＲＯＭ　１１によって生成される。

／　Ａｃｅ信号は線１１２４によってＰＲＯｉＪ　１１
に送られ、そこで直にＣ０７（１２２６または１２３４
）を生じ、それはＥＮＸＦＥＲ信号がフリラグ・フロッ
プ回路１１１６から次のＣＬＫ　３　Ｐにおいて生成さ
れるようにする。

第１３図は共有制御装置が第９図のデコード回路からの
制御信号全第１０図および第１１図の回路からのタイミ
ングを与えられた共有・々スリクエストおよび同期信号
とどのように組合せてローカルおよび遠隔中断レヅスタ
４５４および４５６のそれぞれおよびＰＩＯレジスタ４
５２のためのクロックおよび出カニネーブル信−号を生
成するかを示すものである。ナンドケ゛−トＪ３０２と
１３０４は入力を組合せてローカル（ＣεＤＲＡＭ　）
または遠隔（ＩＮ　）リクエストの何れかから発生され
るＩＲＱレジスタ４５６用の出カニネーブル信号を出力
する。ナンドケ°−トｌ３０６と１３０８は入力全組合
せてローカルまたは遠隔リクエストの何れかに応じてＩ
ＲＱクロック信号（ＣＬＫＩＲＯＲ）　を発生する。同
様の回路が同様にローカル中断レノスタ用の出カニネー
ブル信号およびクロック信号を発生するために設けられ
ている。第５図を参照するとリクエスト信号５１５，５
２０および５２６が関連するタイミングを与えられたリ
クエスト信号５１６゜５２２および５２８に時間的に先
行していることが認められる。タイミングを与えられた
リクエスト信号は共有データバス装置のための制御信号
がエネーブルであることを示している。それらはリクエ
スト信号５７．５　、５２０および５２６の予め存在し
ていることのためにエネーブルにされる。

ただ１つのデータ・ぐス、すなわち共有データバス４１
２に接続されている中断レノスタ４５４゜４５６と異な
り、ＰＩＯレゾスタ４５２は２つのデータバス、すなわ
ち共有データバス４１２と遠隔データバス４５０とに接
続されている。共有データバスからＰＩＯレノスタへの
データのクロックとＰＩＯから共有データバスへのデー
タの出力は共有制御器によって行われる。ナンドケ。

−ト１３１０と１３１２は入力を組合せてローカルおよ
び遠隔クロック・は号ＣＬＫＰＩＯｉ発生させ、一方ナ
ント０ケ”−ト１３１４と１３１６とは入力全組合せて
口〜カルおよび遠隔用カニネーブル信号１０ｇＲＥＧを
発生する。

ＣＬＫＰＩＯによってデータがＰＩＯレゾスタ中ヘ中口
クロックる時、共有制御器はデータ妥当信号／ＤＶＰＩ
Ｏを発生し、それは遠隔制御パス上をデータの転送され
るべきプロセッサの遠隔ｉ１＋ｌＪ　ＩＩ器に送られる
。／　ＤＶＰＩＯ信号を発生する回路は第１４図に示さ
れている。それは共有１１ｊｌＪ御器４４０の一部であ
り、入カナンドグート１４０２と１４０４、ナンドｒ−
ト１４０６およびデュアルＪ−にフリップ・フロップ回
路Ｚ４０８を備えている。ＣＬＫＰＩＯ’ｅ発生ずるの
に使用する制御信号はまた／ＤＶＰＩＯの発生にも使用
される。

目的地マイクロプロセッサの遠隔制御器は遠隔データバ
ス４５０を通って１つのＰＩＯＩＯレゾスタ遠隔データ
バスから他のＰＩＯレジスタへのデータの移動を制御す
る。それは／　ＤＶＰＩＯ信号に応じて／　０ＥＰＩＯ
およびＣＬＫＲＥＧ信号を発生することによって行われ
る。ｉ１５図は遠隔制御器４４２の詳細を示し、それは
ノアケ゛−ト１５０２−１５０Ｂをよむ第１の入力デコ
ード論理回路と、５〜８デコ一ダ回路Ｚ５１０と、ＱＵ
ＡＤ　Ｄフロップ・フロッグ回路１５１２．１５１４と
、デュアルＪ−にフリップ・フロッグ回路１５１６と、
インノぐ一タ１５２０とノアゲート１５２２を含むプー
アルＪ−にフロップ・フロッグ回路１５１６用の入力回
路と全備えている。ＰＩＯデータ転送の場合のために／
　ＤＶＰＩＯ信号は関連する共有１ｉｉｌＪ御器がＲｇ
ｉＶｉＯＴＥＷ或はＩＧＲＤ制御信号全解読した時のみ
ノアケ０−ト１５０６ｆ通ってケ９−トされる。デコー
）１回路１５１０はノアデート１５０６の出力を受けＱ
ＵＡＤＤフリッグ・フロッグ回路１５１２および１５１
４ならびにデュアルＪ−にフリップ・フロ、ノブ１５１
６へ送られる出力ｆ：発生し、それによって／　０ｆ（
ＰＩＯ、ＣＬＫＲｇＧ、ＴＡＣＫＰ　Ｉ　ＯおよびＦ’
Ｕｆ、Ｉ、ＩＮの各信号が発生される。ＴＡＣＫＰ　Ｉ
　Ｏ信号は送信している共有制御器に送り返されて／Ｄ
ＶＰＩＯ信号を７肖滅すせる。ＦＵＬＩ、ＩＮ信号はロ
ーカルＰＩＯレノスタが前に説明したようにデータを有
することを示す。第４図に関連して、共有制御卸器はＦ
ＵＬＬＩＮ信号全使用し、マイクロプロセッサはＰＩＯ
に対して１０ＥＩＧ信号を発生するようにアドレスし、
ＰＩＯＩｄデデーを共有データバスへ乗せる。１０ＥＪ
ｔＥＥＧ信号はＪ−にフリップ・フロツノ回路のクリア
に使用される。

中断およびＰＩＯレジスタのクロックおよび出カニネー
ブル信号の発生は第１３図乃至第１５′　　図に関連し
て前述したとおりである。ＤＭＡｌ０レノスタ４４８用
の同様の信号の発生について以下第１４図乃至第１７図
を参照して説明する。

第１６図において入カノアケ°−ト１６０２，１６０４
゜）６０６および１６０８は適当な制御信号（１）凧Ｓ
Ｌ。

ＤＭＡ５Ｒ、ＤＭＡＤＩ、　、　ＤＭＡＤＲ）、タイミ
ングおよび同期信号（ＣＩ（ＤＲＡＭ　、　ＲＩＤＮ　
、　オＪ：びＥＮＸＦ’ＦＥＢ　）　ｉ組合せてＤＭＡ
ソースおよび目的地レノスタ設定信９’に発生させ、そ
の設定信号は中間のＱＵＡＩ）ノアケ゛−ト回路１６１
０を通ってケ８−トされてプーアルＪ−にフロップ・フ
ロップ回路１６１２ｆセツトさせる。プーアルＪ−にフ
リップ・フロッグ回路１６１２からのＱ出力はＩ）ＭＡ
ＳＲＣおよびＤＭＡＤＥＳＴ制御信号である。

第１０図を参照するとＤｌｖＩＡＳＲＣまたはＤ＋ＷＡ
ＤＥＳＴ信号の何れかが使用されて共有データ・ぐス用
のＤＭＡリクエストＲ囮ｏを発生する。前に説明し声よ
うにこれはＩＱＬまたはＲｌｉ：ＱＲが存在しない場合
にのみ生じる。しかしながらレジスタ４４６と４４７が
セットされている限り第１０図の回路はＩＱＬ信号また
はＲＦＩ：ＱＲ倍信号存在しない時にＲｇＱＤを発生す
る。第１０図の回路はまたＣＬＫ３Ｐの立上り端と共に
ＩＱＤ信号に応じてＤＥＮは号を発生させる。第１７図
では入カナンドケ゛−ト１７０２と１７０４はロー力ル
リクエス１お」二ヒローカルタイミングならびに同期信
号或は遠隔リクユズト嵩・よゲタ／ミエグならびに同期
信号を組合せてパス１７０６上を共有データバスからソ
ースまたは目的地スタートアドレスまたはソースワード
カウントを負荷する。両ノアケ°−ト１７０２と１７０
４の出力はノアケ８−トＩ７θｓ、１ｙｉｏおよび１２
１２によってマスタゾロセッサからの３アドレスビツト
と組合され、負荷されているワードがスタートアドレス
かワードアドレスか何れであるかを決定する。スタート
アドレスが解読されるや否や、それは８メモリチツプの
１つの特定のアドレス位置を選択する。

ＤＭＡＤＥＳＴ信号およびＤＭＡ５ＲＣ信号はまた第１
７図ではクロックＣＬＫ３Ｐによってスタートアドレス
をインクレメントできるようにするためにも使用されて
いる。ナンドダート１７１６と１７１８はＤＭＡＤｇＳ
Ｔ信号またはＤＭＡ５ＲＣ信号の何れがをＤＭＡカウン
タ４４４がソースまたは目的地カウンタと、して使用さ
れているか否かによりＤｇＮ信号およびＥＮＸＦＥＲ１
言号と組合せる。ナンドダート１７１６と１７１８の出
力はアンドダート１７２０中で組合されてＤＭＡＤＢＳ
Ｔ信号またはＤＭＡ５　ＲＣ信号の何れかがそのそれぞ
れのナントゲートを通ってデートされアンドゲート１ｖ
２ｏに対して１氏出力金生じる時に低レベルのカウンタ
インクレメントエネーブル信号を生成する。ＤＭＡカウ
ンタがマスタゾロセッサによってセットされた後、或は
カウンタがインクレメントされた後、　ＤＭＡカウンタ
により選択された共有メモリ中のアドレスからのデータ
は目的地ＤＭＡカウンタ中のアドレスにより選択された
目的地共有メモリ中の位置へソースおよび目的地ＤＩＶ
１ＡＩ１０レノスタを通って共有メモリから移動されな
ければならない。

ＤＭＡカウンタ中のアドレスがインクレメントされるこ
とができる前にデータはＤＭＡ　Ｉ１０中にあるいはそ
こからクロックされなければならない。

ナンドダート１７１８からの／　ｌＮＣ３ＲＣＩ言号は
ソース共有メモリからソースＤ＋ＶｉＡ　Ｉｌｏ　４４
８中ヘデータをクロックするためパス４９２上を共有制
御器から転送される。／　ＤＶＩ）ＭＡ有信号第１４図
のデュアルＪ−にクリップ・フロップ回路１４０８から
ナントゲート１４１０においてＣＯ７およびＤｆＥＮ信
号に応答して発生される。／　ＤＶＤＭＡ　Ｉｉ号に応
答して、或は／ＤＶＰＩＯまたは遠隔パスへのカウンタ
遠隔リクエストの不存在において第１５図の回路はソー
スＤＭＡ　Ｉｌｏのための／　ＯｇＤ、ＶＡ倍信号発生
する。同時にＴＡＣＫＤＭＡ信号が発生され、それはＪ
−にクリップ・フリップをクリアし／ＤｖＤＭＡ信号を
消滅するためノアグー）　１４１２において第１４図へ
戻る。この時第１４図（／　ＴＡＣＫＤＭＡＩＮ　）の
インバータ１４１４の出力はＪ−にフリップ・フロラｆ
１７２２へ送られ、それはソースカウンタ４４０をイン
クレメントするためにナンドケ゛−ト１７１８ｆ通って
タイミングを与えられた共有データ・ぐスリクエスト信
号ＤＥＮおよび同期転送信号ＥＮＸＦｇＲによりＤＭＡ
５ＲＣ信号をケ９−トする。ソースＤＭＡ　Ｉｌｏにお
いてエネーブルにされたデータ出力が安全に目的地ＤＭ
Ａｌ１０　ｉ通過し、目的地共有メモリ中に蓄積される
まで目的地カウンタはインクレメントされることができ
ない。１０εＤＭＡ信号およびＴＡＣＫＤＩＭ信号が発
生されると同時に第１５図からのＣＬＫＲｇＧ　ｉＨｉ
号が発生され、これは遠隔パスを通ってデータを目的、
池ＤＭＡ　Ｉ１０中ヘクロックする。

目的地共有’＋’ｆｆ１Ｊ呻器が／　ＤＶＤＭＡ信号を
受ける時それはまた５−８デコーダ１５１０からデュア
ルＪ−にクリップ・フロップ回路１５１２への信号を発
生させ、それはＱ出力をセットして目的地Ｄ＋ＶｉＡ　
ＩｌｏがＣＬＫＩ化Ｇで満たされることができることを
示すＦＵＬＤＤ信号を出力させる。ＦＵＬＤＤ信号は目
的地共有制御器中のナンドダート１７１６へ送られて適
切な時にアンドゲート１７２４ｆ通った後にＤＭＡカウ
ンタをインクレメントするためＤＭＡＤＦ８Ｔ信号ｔ４
”−）する。ｆ：ｙ　１！’　−トｚｙｚｔｙの出力／
　ＩＮＤＥＳＴ　ｌｉ号はパス４９２を、経て目的地Ｄ
ＭＡｌ１０へ送られ、インクレメント信号がエネーブル
にされる前に共有メモリをアドレスすべく共有データバ
ス４１２上を直に通過するデータをエネーブルにする。

ソースＤＭＡカウンタからの最後のインクレメント後、
ＤＭＡ信号（ｇｏＤＭＡ　）の終りはソースカウンタ４
４４によって発生される。これはクリップ・フロッｆ１
６２ｏ＠セットするために第１６図のソース共有制御回
路によって使用される。

ＥＯＤＭＡ信号は目的地共有制御器へ線１６２２上を／
　ＤＭＡ５ＲＣＢ信号を送り出すように高いＤＭＡ５Ｒ
Ｃ信号によりゲートされる。／　ＤＭＡ５ＲＣＢ信号は
線１６２２上を入って来てノアゲート１６２４ｆ通って
／　ＤＭＡＤｇＳＴ信号によりＪ−にフリップ・フロッ
プ１６２６ｆセツトするようにゲートされ、それはＤフ
ロップ・７０ツブ１６２８をセットする。

Ｄフロップ・フロラｆ７６２ＢはＤフロップ・フロップ
１６２９ｆセツトし、それは目的地レジスタ４４７をク
リアする（ずなわちプ′ユアルＪ−にフロップ０・フロ
ップ回路）６１２中のＪ−にフリップ・フロップの１つ
）。ＤＭＡＤＥＳＴはついで低になる。

一方、ソースマイクロプロセッサにおいては、ＦＯＤＭ
Ａ信号によってセットされたＤフロップ・フロップ１６
２０はフリップ・フロップ１６３０ｆセツトする。低い
す出力はアンドグー）　１７２０（ＡＤＭＡＩＮＣ）か
らのインクレメントカウンタ信号によりノアダートＺ６
３２を通ってｆ＋　　）され、ＤｌｉｌＡソースレゾス
タ４４６をクリアするため（ＤＭＡ５）ｔｃが低になる
）Ｄぬ田ＲＣ・信号によりナンド９ｒ−）回路１６１０
を通ってゲートされる。

目的地およびソーススタートアドレスワードおよびマス
タゾロセッサにより（ｆログラムされたＩ１０転送を介
して）　ＤＭＡカウンタ中へ負荷され、優先度を有する
共有データバスリクエスト回路および同期回路により゛
制御器されたソースワードカウントに応答したＤ硯回路
は任意のプロセッサの制御と独立に共有メモリ中に蓄積
されたデータのローカル処理中それを阻害することなく
生じる共有メモリ間のデータ転送を与える。この方法に
おけるデータの転送はローカル処理中ローカル処理′ｆ
！：阻害することなく分配された直接メモリアクセスデ
ータ転送である。ソースＤＭＡカウンタば１つの処理位
置に位置され、目的地ＤＭＡカウンタは分離された位置
に位置されるためそれは分配される。

以上本発明をその好ましい実〃亀はすに関連し又説明し
たが特許請求の範囲に記載された発明の技術的範囲に含
まれる他の実施ρ１１が存在することを理解しなければ
ならない。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図、第２　図＆１
１図のバンドパスフィルタ・ぐンク部分の詳細ブロック
図、第３図は第２図のバンドパスフィルタパンク部分の
フィルタ特性図、第４図は第１図の実施例のプロセッサ
／データ転送装置の詳細ブロック図、第５図は本発明で
使用されるプロセッサの基本タイミングと第４図の装置
の共有データバス部分へアクセスするためのリクエスト
信号を示すタイミング図、第６図は各データ転送部分を
介して他のプロセッサを中断する１つのプロセッサのタ
イミンク図、第７図はマスタプロセッサ／データ転送装
置により指令されているスレーブノロセッザ／データ転
送装置のＤＭＡ回路部分のタイミング図、第８図は第１
図のソースおよび目的地プロセッサ間の直接メモリアク
セス（ＤＭＡ　）データ転送のタイミング図、第９図は
第４図の共有１ｌｆｌＪ　ｌｌ１ｌ器のアドレスデコー
ド回路のブロック図、第１０図は罎先度を有する共有デ
ータバスリクエスト’に発生するための第４図の共有静
］ｌｉ！４Ｉ器の一部を示すブロック図、第１１図は共
有データバスと関連する７０ロセツサのロー　カルタイ
ミングと共有デー２パスリク工ストヲ同期するための共
有制御器の部分のブロック図、第１２図は第１１図の動
作のタイミング図、第１３図は第４図の共有データバス
へ結合された装置へクロックおよびエネーブル信号を発
生させる共有制御器の部分のブロック図、第１４図は遠
隔パス上を伝送するため共有データバスからデータが転
送される時データ妥当信号を発生する共有１ｔｉｌ］御
器の部分のブロック図、第１５図は第４図の遠隔制御器
の部分のブロック図、第１６図はＤＭＡソースおよび目
的地制御信号をセットするための共有制御器の部分のブ
ロック図、第１７図はＤｔＶＬＡカウンタおよびその制
御回路を示す共有′１Ｉ１１制御器の部分のブロック図
である。 １０２・・・音声変換手段、１０４・・・マイクロホン
、１０６・・・前置増幅器、１０８・・・バンドパスフ
ィルタバンク回路、　　１１０・・・フロントエンドプ
ロセッサ、１３０，１４０，１５０・・・テンプレート
ゾロセッサ、１６０・・・マスタノロセッサ、１７０・
・・遠隔パス、１８０，１８２，１８４゜１８６・・・
データ転送装置、１９２・・・ＣＲＴ端末、１９４・・
・音声シンセサイザ、４０６・・・共有メモリ、４１２
・・・、共有・々ス、４４０・・・共有制１ｉｉｌ器、
４４２・・・遠隔ｆｌｉｌＪ御回路、４５０・・・遠隔
データバスＯ 出願入代１哩人　　弁理士　銘　江　武　彦５１Ｇ−「
−一１−一 ５］８−一丁一一一一一一 ５２〇　　　　−丁一一−シー−ＲＥＱ　Ｒ５２２−」
−ｍ−シー ５２４　　−一一丁一　　　　　　　　　　　　ＤＭＡ
　ＤＥ８５２Ｇ　　　　　　」−一−１−ＲＥＱ　Ｄ四
〇 ＦＩＧ、９ 第１頁の続き ０発　明　者　アレン・リチャード・スミスアメリカ合
衆国コネチカット州 ハンチイントン書バターカップ ・レーン２７

Claims (1)

1. 【特許請求の範囲】 （１）遠隔パスにより結合され、それぞれそれに関連す
   る共有メモリヲ有し、この関連する共有メモリ中に蓄積
   されたデータのローカル処理全行う２個以上の処理手段
   と、 前記処理手段および関連する共有メモリと共同し、それ
   に結合されて前記データの少なくとも一部を、前記２個
   以上の処理手段による前記データの残りの部分のローカ
   ル処理を阻害せずにその処理中に分配された直接メモリ
   アクセス（Ｄ、ｕ　）によって前記遠隔パスを通って前
   記共有メモリ間で転送するデータ転送手段と全具備して
   いることを特徴とする予め定められた機能を遂行するた
   めのデータ処理装置・ ＜２）　　前記データ転送手段は、 前記共有メモリおよび処理手段のそれぞれと共同し、そ
   れに結合されて前記共有メモリと前ツノ記遠隔バスとの
   間および前記共有メモリとそれに関連する前記処理手段
   との間のデータ転送を行うだめの共有データバスと、 前記遠隔パスを通るデータの転送を制御するための遠隔
   パス制御器と、 前記ＤＭＡ転送に先立って前記処理手段の少なくとも１
   つから入力に応答して前記共有メモリ間で前記データの
   ＤＭＡ転送を行うためのＤＭＡ回路と、このＤＭＡ回路
   への入力を与えるための前記遠隔パスを通るデータのプ
   ログラムされｆｃ転送のためのプログラム可能な１１０
   回路と、前記共有データバスを通るデータ転送を制御す
   るだめの共有制御回路とを含む前記共有データバスを通
   るデータ転送を行わせるための複数の回路手段とを具備
   している特許請求の範囲第１項記載のデータ処理装置。 （３）前記２個以上の処理手段の１つはマスク処理手段
   であり、残りのものはスレーブ処理手段であり、前記デ
   ータ転送を制御するための前記マスク処理手段は前記Ｄ
   ＭＡ回路に入力を与える手段を備えている特許請求の範
   囲第２項記載のデータ処理装置。 （４）共有制御回路は、 ローカルおよびＤＭＡ制御１ｄ号を発生ずるため前記関
   連する処理手段からのローカルアドレスを解読し、遠隔
   およびＤＭＡ制御信号を発生するため前記マスク処理手
   段からの遠隔アドレスをｐｆＩ読するデコード回路と、 前記制御信号の第１の部分に応答して前記共有パスのた
   めの優先度を付されたローカル、遠隔およびＤＭＡ　！
   Ｊクエス）１発生するだめの回路と・ 前記ローカル処理が中断されないように前記スレーブ処
   理手段による共有メモリデータのロカル処理と前記優先
   度を付されたリクエスト信号を同期させるための回路と
   、 前記共有データバスと前記複数の回路手段の選択された
   １つとの間でデータの転送をするためのクロ、りおよび
   エネーブル回路とを具備している特許請求の範囲第３項
   記載のデータ処理装置・ （５）遠隔パスにより結合され５それぞれそれと関連す
   る共有メモリを有し、連続的に話されるワードを・母ラ
   メトリ、りｒ−夕に変換し、その・ぞラメトリックデー
   タを蓄積されたテンプレートデータと比較し、その比１
   １校の結果を５叫析する複数の処理手段と。 前記処理手段および関連する共有メモリのそれぞれと共
   同し、それに結合されて前記・ぐラメトリック、テンプ
   レートおよび結合のデータを前記データの残りの部分の
   変換、比較或は解析を阻害することなくその期間に分配
   された直接メモリアクセスによって前記共有メモリ間で
   転送するだめのデータ転送手段とを具備していることを
   特徴とする連続的に話される音声を認識するための装置
   。 （６）前記複数の処理手段は、 前記連続的に話されたワードヲ複数の時点でサンプリン
   グし、サンプルのワードをデジタルデータに変換する音
   声変換手段を具備し、そのデジタルデータを前記サンプ
   ルに対応する・やラメトリックデータのフレームに変換
   するフロントエンド処理手段と、 前記テングレートデータを蓄積し、予め定められたアル
   ゴリズムに従って前記・！ラメトリックデータのフレー
   ムを前記テングレートデータと比較して結果のデータを
   出力させる２個以上のテンプレート処理手段と、 前記２個以上のテンプレート処理手段への前記ハラメト
   リックデータのフレームの転送、前記テンプレート処理
   手段間のテンプレートデータの転送およびそれぞれ新し
   いノｆラメトリックデータのフレームをもつマスク処理
   手段への前記結果のデータを側脚するためのマスク処理
   手段を備えている特許請求の範囲第５項記載の装置０ （７）　　前記複数のテングレート処理手段は４個以−
   ヒのテングレート処理手段を備え、前記装置は：（００
   ワ一ド以上の語虜を有している１与許請求の範囲第６項
   記載の装置。 （８）　　連続的に話ちれるワードｉ）／ｌ　５メトリ
   ツクデータに変換し、認識されることのできるワードの
   語ψのテングレートを蓄積している２個以上のテンプレ
   ートプロセッサを１小用し、前記・ぐラメトリックデー
   タを前記デンソ°レートと比較する音声プロセラサラ期
   用する実時間で連１′続的に話されるワードを自動的に
   認識する方法ＶＣおいて、 前記パラメトリックデータおよび前記テンブレーｔｆ前
   記音声グロセ、フサ間で転送し、前記２１固以上のテン
   プレート７０ロセ、ツサは前記連続的に話されたワード
   の前記パラメトリックデータへの変換、或は前記・ξラ
   メトリックデータと前記テンプレートの比較が阻害きれ
   ず、それによって実時間で連続的に話されるワードの自
   動認識が促進されることを特徴とする連続的に話される
   ワードの一’ｒｇ　ａ：１を方法。 （９）　　連続的に話されるワードをフロントエンドグ
   ロセッサ中で音声の処理をするのにより適しているパラ
   メトリックデータのフレームに変壊し、 ２個以−ヒのテンプレートプロセッサ中にテンプレート
   として認識されるべきワードの語橘を蓄積　し、 前記パラメトリックデータフレームを前記テングレート
   と比較するために前記２個以上のテンプレートノロセッ
   サに前ｌ己／Ｆラメトリックデータのフレームを転送し
   、　　　　　　　Ｉノ？ラメトリックデータの前のフレ
   ームが処理されている間に新しいｉＲラメトリックデー
   タのフレームと比較するために前記２個以上のテンニア
   ’Ｌ／−−ドア’ロセッサ間で前記蓄積されたテンプレ
   ートを再分布させることを特徴とする連続的に話される
   ワードの認識方法。 す０　前記・やラメトリックデータのフレームの転送お
   よび前記蓄積されたテンプレートの再分布の過程は分配
   された直接メモリアクセスによって行われる特許請求の
   範囲第９項記載の方法。 α］）４ｆｌ上のテンプレートプロセッサが用いられ、
   そこにテンプレートとして３００ワ一ド以上の語粟が蓄
   積される特許請求の範囲第１０項記載の方法。