JPS59147471A - ジヨセフソン論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は超電導素子に係υ、特にジョセフソン素子を使
った論理集積回路に関する。

〔従来技術〕

ジョセフソン素子を使った論理回路はスイッチ速度が速
く、消費電力が少いことから、高速計算機の論理回路と
して採用することが期待されている。計算機のように大
きなシステムを実現するには多品種の論理ＬＳＩを短い
期間のうちに供給する必要がある。従来技術では複雑な
論理を構成するのに、論理ＬＳＩの品種に応じて任意の
位置に論理回路を配置し、論理回路間の接続も論理回路
の間隙をうめる様にしておこなっていた。しかしこの方
法は設計に多くの時間を費し、計算機の設計変更や誤設
計（よる論理修正に素早く対応できない欠点がある。

〔発明の目的〕

本発明の目的は太集積度で設計が容易、かつ短期間のう
ちに供給できるジョセフソン論理ＬＳＩを提供すること
にある。

〔発明の概要〕

本発明は、論理回路に電力を供給する／（ワーノくスに
添って、それぞれ共通のジョセフソン素子の配置を有す
る複数の論理セルをあらかじめ決められた位置に配置し
、論理セルの内部配線、及び論理セル間の配置を選択的
に行なうことにより所望の論理回路を構成するようにし
た点を特徴とする。

〔発明の実施例〕

以下に本発明を実施例を使って説明する。第１図は本発
明による論理ＬＳＩの構成例である。論理ＬＳＩチップ
１００には接地面１０１、接地ノシツド１０２、電源ノ
くラド１０３、信号ノくラド１０４、が配置される。接
地面１０１は論理回路の電気的な接地面としての役目と
、磁気的な遮へい而としての役目を兼ねている。接地面
１０１上には論理回路を納めた複数個の論理セル１０５
が格子状のｂらかしめ決められた位置に配置される。論
理セル１０５は内部の配線金変えることにより色々な論
理回路を構成できる。論理セル１０５には電源パッド１
０３より、ノくツートリー１０６．レギユレータ１０７
、パワーバス１０８を介して交流電力が供給される。論
理セル１０５間は論理セルの間にある決められた配線格
子を使って配線された信号配線１０９、配線層間コンタ
クト１１１により接続される。論理セル１０５と信号パ
ッド１０４の間も同様に信号配線１１０と配線層間コン
タクト１１１により接続される。パワートリー１０６は
高周波の交流電力を位相をそろえて分配できるように配
線長を等しくし配線幅を変えて、伝送線路としての特性
インピーダンスがマツチングするようにしである。第２
ａ図はレギュレータ１０７、パワーバス１０８の構成を
示す図である。レギュレータ１０７は少くとも１個以上
のジョセフソン接合２０３を直列接続し、１端を接地し
、他端をパワーバス１０８の根本に接続した構造をして
いる。パワーバス１０８にはスイッチ素子２１１と抵抗
２１０を直列接続したスイッチ回路２０１が複数個並列
に接続されている。パワーバス１０８はパワーバス１０
８の特性インピーダンスとスイッチ回路２０１のインピ
ーダンスを並列接続した回路インピーダンスが次に続く
パワーバスの特性インピーダンスと整合するように、パ
ワーバス１０８の特性インピーダンスを場所により変え
である。パワーバス１０８の終端は抵抗２０２を介して
接地する。抵抗２０２はパワーバス１０８の終喘抵抗と
しての役目と、パワーバス１０８に重畳するスイッチン
グノイズを接地に吸収させるための通路を構成する役目
を兼ねている。第２ｂ図は第２ａ図に示した回路のより
具体的な構成例である。レギュレータ１０７ば４個のジ
ョセフソン接合２０３が配線１０６をはさんで配置され
ている。パワーバス１０８は伝送線路の特性インピーダ
ンスを変えるため配線幅ｔを変えである。

第３図は＠埋セル１０５間または論理セル１０５と信号
パッド１０４の間の接続法を示す図である。

論理セル１０５０間には格子状に配線格子３００が定義
される。信号配線はこの配線格子３００の上を走る。配
線は横方向に走る配線層３０１と縦方向に走る配線層３
０２の２層を使う。２つの配線層ハジョセフノン接合の
ベース電極層とコントロール電極層を使う。２つの配線
層は配線層コンタクト１１１で接続される。２つの配線
層を接続しない場合は絶縁膜３０３を配置し相互の配線
層を絶縁する。

論理回路は第４ａ〜４０図、第５ａ〜５ｄ図、第６ａ〜
６０図の３種の素子を組み合わせて構成する。第４ａ図
は分割給電形量子干渉回路（以下分割形干渉回路と呼ぶ
）の等価回路であり、この回路を以下に第４ｂ図に示す
シンボル４００で表わす。分割形干渉回路４００はジョ
セフソン接合４０１．４０２，４０３とジョセフソン接
合を結ぶインダクタ４０４より２つの超電導ループが構
成されている。インダクタ４０４には共振をおさえるた
めダンピング抵抗４０７が並列に接続される。インダク
タ４０４の中点には抵抗４０６を介して電流が供給され
る。インダクタ４０４の近傍に複数のコントロール配線
４０５が配置され、コントロール配線４０５に流れる電
流■Ｃにより発生する磁束は該超電導ループに鎖交する
。鎖交した磁束により第４ａ図に示す分割形干渉回路は
超電導状態から電圧状態に移る。複数のコントロール線
４０５のどれか１本にでもコントロール電流ＩＣが流れ
ると分割形干渉回路は超電導状態から電圧状態に移るか
ら、この回路は論理的にＯＦＬ回路に相当する。第４Ｃ
図は第４ａ図に示す分割形干渉回路の平面図の例である
。インダクタ４０４はベース電極で構成する。ジョセフ
ソン接合４０２は２つのジョセフソン接合４０２ａ、４
０２ｂで構成しである。第５ａ図は中央給電形量子干渉
回路（以下、中央形干渉回路と呼ぶ）の等価回路であり
、この回路を以下に第５ｂ図に示すシンボル５００で表
わす。中央形干渉回路５００は第４ａ図に示した分割形
干渉回路に比べ電流を供給するのがジョセフソン接合４
０２の１端であることが異る。中央形干渉回路５００は
論理的にはＯＲ回路に相当し、分割形干渉回路４００が
使えない様な特殊な場合に使用する。第５ｃ図は中央形
干渉回路の平面図の例である。中央形干渉回路は第４Ｃ
図に示す分割形干渉回路に比べ・電流を供給する場所が
異る。第５ａ図に示す中央形干渉回路は第５ｄ図に示す
様に第４Ｃ図に示す分割形干渉回路に配線５１０を付加
することにより構成できることは明かである。第６ａ図
は注入形干渉回路の等価回路であシ、この回路を以下に
第６ｂ図に示すシンボル６００で表わす。注入形干渉回
路６００はジョセフソン接合４１０，４１１とジョセフ
ソン接合を結ぶインダクタ４１２，４１３より１つの超
電導ループが構成されている。インダクタには共振をお
さえる目的でダンピング抵抗４１４が並列に接続されて
いる。注入形干渉回路はジョセフソン接合４１０の１端
と、インダクタ４１２゜４１３の接続点の両方に電流が
注入された時のみ、超電導状態から電圧状態に移る様に
動作させることができるから、この回路は論理的にＡ　
Ｎ　Ｉ）回路に相当する。第６Ｃ図は注入形干渉回路の
平面図の例である。インダクタ４１２．４１３はベース
電極で構成する。

第７；１図はコントロール線４０５のインダクタンスと
信号線の特性インピーダンスをマツチングさせる方法を
示している。コントロール線４０５は等何曲にＬＣなる
容−１＆に持つインダクタと見なせる。そのため特性イ
ンピーダンスＺ。の伝送線路とマツチングさせるために
はコントロール線４０５０両端にＣ＝ＬＣ／２Ｚ、ｉな
る容量を持つキャパシタ７００を接続すれば良い。第７
ｂ図は分割形干渉回路４００のコントロール線４０５の
両端にキャパシタ７０１を付けた例である。具体的には
領域７０１は接地面の陽極酸化した部分を露出させた部
分で、他の部分よシ接地面に乗る絶縁層の膜厚は薄い部
分であり、その上をコントロー４’＋ｆｌＪ４０５が通
っている。コントロール線４０５が領域７０１を通過す
る部分がキャパシタ７０１に相当する。同様に中央形干
渉回路でもコントロール線４０５と信号線の！特性イン
ピーダンスをマツチングさせられることは明かである。

第８１ツ１は論理セル１０５に配置された素子を示す図
である。論理セル１０５の中心をパワーバス１．０８が
通り、パワーバスにより上下２つの部分に分割される。

論理セル１０５の下半分には分割形干渉回路４００ａ、
４００ｂが両端に合計２個と注入形干渉回路６００が真
中に配置されている。

分割形干渉回路に配線を付は加えると中央形干渉回路に
なることは第５ｄ図で説明した。左端にある分割形干渉
回路４００ａにはバイアス抵抗８０１より電流が供給さ
れる。分割形干渉計４００８より流れ出る電流は論理セ
ル１０５の論理機能によ少接地に流れることも、他の回
路に流れることもある。分割形干渉計４００ａの近傍に
は終端抵抗８０７が配置されており、コントロール線４
０５を終Ｃ・：Ｍ抵抗８０７を介して接地できるように
しである。分割形干渉計４００ａの出力は出力抵抗８０
４を介して他の論理セルと接続することも、同じ論理セ
ル内の注入形干渉回路と抵抗８０２を介して接続するこ
ともできる。右端にある分割形干渉回路４００ｂも左端
にある分割形干渉回路４００ａと同様な機能を持つ。分
割形干渉回路４００ｂは、論理セル１０５の論理機能に
よセ、バイアス抵抗８０１より電流が供給される場合と
、他の素子から電流が供給される場合とがあシ、分割形
干渉回路４００ｂより流れ出る電流は接地に流れ込む。

分割形干渉回路４００ｂの出力は出力抵抗８０４を介し
て他の論理セルと接続することも、抵抗８０３を介して
注入形干渉回路６００と接続することもできる。論理セ
ル１０５の上半分は下半分にある素子の他にストレージ
ループダンピング抵抗８１０とジョセフノン接合８１１
を加えた素子が配置されている。第９図は第８図に示し
た素子を論理セル１０５内に配置した例である。

分割形干渉回路４００ａ、４００ｂと注入形干渉ｊ′回
路６００は接地面に穴を明けた溝８３０によって囲まれ
ている。溝８３０の内部の接地面は部分的にもうけられ
た橋８３１によυ溝８３０の外側の接地面と接続されて
いる。溝８３０は接地面を介して溝８３０の内部に流れ
込む電流の経路を制限し、分割形干渉回路４００ａ、４
００ｂ、注入形干渉回路６００に磁束がトラップされる
のを防ぐ役目をしている。溝８３０の内部には接地領域
８２０、外部には接地領域８２１が配置され回路の接地
として使われる。

第１１８〜ｌｉｅ図は論理セル１０５で構成できる論理
回路を示している。第１１ａ図は分割形干渉回路４００
を使って構成した２人力ＯＲ回路である。入力信号Ａ、
Ｂと出力信号Ｆとの関係はＦ＝Ａ＋Ｂで表わされる。第
１１ａ図に示す２人力ＯＲ回路は論理セル１０５の１／
４で構成できる。第１１ｂ図は分割形干渉回路４００　
ａ、　４００ｂと注入形干渉回路６００を使って構成し
た２人力ＡＮＤ回路である。入力信号Ａ、Ｂ、Ｃ，Ｄと
出力信号Ｆとの関係はＦ＝（、Ａ＋Ｆｌ）・（Ｃ＋’Ｄ
　）で表わされる。第１１ｂ図に示す２人力ＡＮＤ回路
は論理セル１０５の１／２で構成できる。第１１ｃ図は
分割形干渉回路４００ａ、中央形干渉回路５００、注入
形干渉回路６００で構成したタイムドインバータ回路で
ある。中央形干渉回路５００は第５ｄ図で述べた様に分
割形干渉回路４００ｂに配線を付加して構成する。入方
信号Ａ、゛タイミング信号Ｔと出力信号Ｆとの関係はＦ
＝Ｔ・人で表わされる。第１１Ｃ図に示すタイムドイン
バータ回路は論理セル１０５の１７２で構成できる。第
１ｉｄ図は分割形干渉回路４００８゜４００ｂと注入形
干渉回路６００とストレージループ１１００を使って構
成したストレージループ回路である。ストレージループ
１１００は配線格子３００を使った信号配線１０９を使
って構成される。入力信号Ａ、Ｈに相当した信号をタイ
ミング信号Ｔによりストレージループに永久′電流ＩＳ
としてためる。第１ｉｄ図に示すストレージループ回路
は論理セル１０５の１７２で構成できる。第１ｉｅ図は
分割形干渉計を使って構成したセルフゲートＡＮＪ）回
路である。交流電源の立上シ時に入力信号Ａ、Ｈに対応
した相補信号が出力Ｆ、Ｆに表われる。第１ｉｅ図に示
すセルフゲートＡＮＤ回路は論理セル１０５を１個使っ
て構成できる。

笑１２図はマスタースレ・−プフリップ７０ツブ回路の
構成例である。第１１ｄ図に示したストレージループ回
路９００のストレージループ１１００の永久′…、流Ｉ
ｓを第１ｉｅ図に示したセルフゲートＡＮＤ回路９０１
０入力信号として使っている。

セルフゲートＡＮＤ回路９０１の出力電流は微小である
ため、ＯＦＬＭ路９０２で、分割形干渉計４００のコン
トロール線を２Ｎまきにし発生する磁束を増大させる工
夫をして、セルフゲー）　ＡＮＴ）回路の出力電流を増
幅している。

第１３図は回路間でおこなうワイヤードアン回路の構成
例を示している。２つの分割形干渉回路４００の出力を
出力抵抗８０４を介して接続され、さらに終端抵抗８０
７に接続される。出力抵抗８０４の抵抗値は終端抵抗８
０７のそれよシ非常に小さく設ける。第１３図に示す回
路構成ではどちらか一方の分割形干渉回路４００が電圧
状態になれば他方も電圧状態になり、論理的にＯ几回路
を構成する。入力信号Ａ、Ｂ、Ｃ，Ｄと出力信号Ｆの関
係はＦ＝　（Ａ＋Ｂ）＋　（Ｃ＋Ｄ）である。

２つの出力抵抗８０４と終端抵抗８０７の間の接続は配
線格子を使った信号配線１０９でおこなうことも論理セ
ル内で処理することもできる。

第１４ａ図は回路間でおこなうワイヤードＡＮＤ回路の
構成例を示している。第１の分割形干渉回路４００ａの
出力電流を第２の分割形干渉回路に流し込む構造になっ
ている。そのため、第１４ａ図に示す回路は第１．第２
の分割形干渉回路４００ａ、４００ｂのコントロール線
４０５の両方に電流が流れた場合にのみ第２の分割形干
渉回路が超電導状態から電圧状態に遷移するＡＮＤ回路
である。すなわち第１４ａ図に示す回路は入力信号Ａ、
、Ｂ、Ｃ，Ｄと出力信号Ｆとの関係がＦ＝（Ａ＋Ｔ３）
都（Ｃ＋Ｄ）で表わされる。２人力ＡＮＤ回路である。

ワイヤードＡＮＤ回路の結線は配線格子を使った信号配
線１０９を使ってもできるし、論理セル内で処理するこ
ともできる。第１４ｂ図は第１４ａ図でのべたワイヤー
ドアンド回路を２個と注入形干渉回路６００を使って構
成した４人力Ａ、　Ｎ　Ｄ回路の例である。入力信号Ａ
。

Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、　Ｇ、Ｈと出力信号Ｆの関係は １”＝（Ａ＋Ｂ）・（Ｃ＋Ｄ）・（Ｅ＋Ｆ）・（Ｇ＋Ｈ
）で表わされる。第１４ｂ図に示す４人力ＡＮＤ回路は
論理セル１０５を１個使って構成できる。

第１０ａ図は論理回路の終端方法を示した図である。分
割形干渉回路４００′より送られた信号は分割形干渉回
路４００”、４００”’を信号伝送線路１０００を介し
て駆動する。信号伝送線路の終端すなわち分割形干渉回
路４００′の出力は配線１００１、終端抵抗８０７を介
して接地する。第Ｊｏｂ図は第１０ａ図で示した終端方
法の実施例である。各々の分割形干渉回路４００″、　
４００”’の近傍には終端抵抗８０７を配置しておく。

分割形干渉回路４００”　、４００”’のコントロール
線４０５の端部と、終端抵抗８０７の端部は配線格子３
００に整合させる。信号伝送線路１０００は配線格子上
を走る配線１００１が分割形干渉回路４００　”’のコ
ントロール線４０５と終端抵抗８０７を接続することに
よシ終端される。

第１５図はセルフゲー）ＡＮＤ回路９０１を構成した論
理セルのバイアス抵抗８０１の処理法を示している。第
１ｉｅ図に示すセルフゲートＡＮＤ回路はバイアス抵抗
８０１を２個しか使わない。

七のためセルフゲートＡＮＤ回路を論理セル１０５で構
成すると、バイアス抵抗８０１は２個使わないでり（る
。残されたバイアス抵抗は）（ワーノ（゛ス１０８のイ
ンピーダンスマツチングをさせるため第１５図に示す様
に１端は接地する。論理セル１０５内では常に４個のバ
イアス抵抗を介して電流が接地に対して流れる構成にし
ておけば〕くワーバスのインピーダンスマツチングをさ
せることができる。そのため使わないで残されたバイア
ス抵抗８０１も必ず接地に接続する。

〔発明の効果〕

本発明によればジョセフソン素子を使ったＡＮＤ回路、
０几回路、インバータ回路、フリップフロップ回路を任
意に構成できて、しかも設計期間の短い大規模な論理Ｌ
ＳＩを供給できる。そのため計算機の設計変更等による
論理修正に素早く対応できるため大規模の計算機が構成
できる様になる。

ジョセフソン素子のスイッチングスピードは速く、しか
も大規模の集積回路を採用できるため、計算機の性能は
飛躍的に向上させることが可能でちゃ１本発明の効果は
非常に太きい。

【図面の簡単な説明】

第１図は本発明の一実施例による集積回路の構造図、第
２ａ図及び第２ｂ図は電源回路の構成図、第３図は信号
配線の方法を示す図、第４ａ図、第４ｂ図、第４Ｃ図、
第５ａ図、第５ｂ図、第５Ｃ図、第５ｄ図、第６ａ図、
第６ｂ図、第６Ｃ図はそれぞれ論理素子の説明図、第７
ａ図及び第７ｂ図は信号線のマツチング法を示す図、第
８図及び第９図は論理セルの構造図、第１０ａ図及び第
１０ｂ図は信号線の終端法を示す図、第１１ａ図。 第１１ｂ図、第１１Ｃ図、第１ｉｄ図及び第１１ｅ図は
論理回路図、第１２図はマスタースレーブフリップフロ
ップの構成図、第１３図はワイヤードＯＲ回路の構成図
、第１４ａ図及び第１４ｂ図はワイヤードＯＲ回路の構
成図、第１５図は使つ１いないバイアス抵抗の処理法を
示す図である。 １００・・・論理ＬＳＩチップ、１０１・・・接地面、
１０２〜１０４・・・パッド、１０５・・・論理セル、
１０６・・・パワー１−．１０７・・・レギュレータ、
１０８・・・パワーバス、１０９・・・信号配線、２０
１・・・論理回路、３００・・・配線格子、４００・・
・分割給電形４片子干渉回路、５００・・・中央給醒形
計子干渉回路、６００・・・注入形量子干渉回路、７０
０・・・マツチングキヤノ（シタ、８０１・・・）；イ
アス抵抗、８０７・・・終端抵抗、８３０・・・溝、１
１００・・・ストレージループ、１０００・・・信号伝
送線路。 特許出願人 工業技術院長　石　坂　誠　− 第　１　因 第　２ｄ 巣　３　口 第＝７−Ｃ図 ４−Ｄｌ　　　　４θ３ 第踵図 第５Ｃ目 ４／４− 第　乙Ｃ目 ＋ｔｖ 第　７ｄ ％７ｂＱ 第　３　口 ｌρダ ′ｆｉ　？　図 ′ｆＩｌθα　口 ／σ３ Ｗ　　ｌθｂ　図 第１１ｃ図 第　１１ｉ　　図 第　１３　　図 築１４．ｂ凹 ≦ ／θｒ ’ｆ、　　＋５　　図 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　重田淳二 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内

Claims (1)

1. 【特許請求の範囲】 ■、接地面上に配置されジョセフソン素子で構成された
   複数の論理セルと、論理セルに給電する／くワーノ（ス
   と、論理セル間を配線する信号配線よシなる集積回路で
   あって、前記複数の論理セルは）くワーノ（スに沿って
   決められた位置に配置され、該論理セルの間に配置され
   た所定の配線格子を使った信号配線により選択的に相互
   接続されて所望の論理を得るジョセフソン論理集積回路
   。 ２、前記論理セルは第１．第２の分割給電形量子干渉回
   路と１個の電流注入形量子干渉回路を含み、該第１の分
   割給電形量子干渉回路の１端はバイアス抵抗を介してパ
   ワーバスに接続され、他端は接地されるか、他の素子に
   接続するかを選択できる手段を持ち、第２の分割給電形
   量子干渉回路の１端はバイアス抵抗を介してパワーバス
   に接続されるか、他の素子に接続するかを選択できる手
   段を持ち、他端は接地されており、該第１．第２の分割
   給電形量子干渉回路の出力は他の論理セルと接続できる
   か、同−論理セルの該電流注入形量子干渉回路と接続で
   きるかを選択できる手段を持つことを特徴とする特許請
   求の範囲第１項に記載のジョセフソン論理集積回路。 ３、前記第１．第２の分割給電形量子干渉回路の出力端
   子に直列に出力抵抗を接続する手段を有し、核出力抵抗
   を使って論理セル間にまたがったワイヤードオア回路が
   構成されることを特徴とする特許請求の範囲第２項記載
   のジョセフソン論理集積回路。 ４ｏ　　前記第１の分割給電形量子干渉回路の出力と、
   前記第２の分割給電形量子干渉回路の１端を論理セル内
   、論理セル間にわたって接続する接続手段を有し、該接
   続手段を使ってワイヤードアンド回路が構成される特許
   請求の範囲第２項に記載のジョセフソン論理集積回路。 ５、　前記論理セルの第１．第２の分割給電形量子干渉
   回路の近傍に終端抵抗が配置され、該分割給電形量子干
   渉回路のコントロール線と該終端抵抗が前記線絡子を使
   って接続されることを特徴とする特許請求の範囲第２項
   に記載のジョセフソン論理集積回路。 ６．前記醋埋セルのバイアス抵抗を接地する手段を有す
   る特許請求の範囲第２項記載のジョセフソン論理集積回
   路。 ７、前記第１．第２の分割給電形歇子干渉回路と、前記
   電流注入形景子干渉回路は前記接地面に設けられた不連
   続な溝で囲まれた領域中に配置されることを特徴とする
   特許請求の範囲第２項に記載のジョセフソン論理集積回
   路。 ８、前記配線格子は、前記論理セルを構成するジョセフ
   ソン素子のベース電極と同層の第１の配線層と、コント
   ロール電極と同層の第２の配線層とから成ることを特徴
   とする特許請求の範囲第１項に記載のジョセフソン論理
   集積回路。 ９、　　ｉｉＪ記配線格子を用いてループ状の信号線を
   形成し、単一の論理ユニットに該（信号線を接続してス
   トレージルーグとなした特許請求の範囲第１項に記載の
   ジョセフソン論理集積回路。 １０、前記分割給電形量子干渉回路社選択的に配線を追
   加して中央給電、形量子干渉回路とされるものである特
   許請求の範囲第２項に記載のジョセフソン論理集積回路
   。