JPS59167151A

JPS59167151A - デ−タ伝送方式

Info

Publication number: JPS59167151A
Application number: JP4058183A
Authority: JP
Inventors: Fumio Hamano; 文夫浜野; Shigeru Obo; 茂於保; Takeshi Hirayama; 平山　健
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-03-14
Filing date: 1983-03-14
Publication date: 1984-09-20
Also published as: JPH0315866B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、アナログデータの伝送方式に係り、特に自動
車内などでの多重伝送による集約配線システムに好適な
アナログデータ伝送方式に関する。

〔従来技術〕

例えば自動車には各種のランプやモータなどの電装品、
それに自動車制御用の各種のセンサヤアクチュエータな
どの電気装置が多数配置され、その数は自動車のエレク
トロニクス化に伴なって増加の一途をたどっている。

このため、従来のように、これら多数の電気装置に対し
てそれぞれ独立に配線を行なっていたのでは、配線が極
めて複雑で、かつ大規模なものとなってしまい、コスト
アップや重量、スペースの増加、或いは相互干渉の発生
など大きな問題を生じる。

そこで、このような問題点を解決する方法の一つとして
、少・ない配線で多数の信号の伝送が可能な多重伝送方
式による配線の簡略化力を提案されている。

第１図にこのような多重伝送方式による自動車内集約配
線システムの一例を示す。

この第１図のシステムは信号伝送路として光フアイバケ
ーブルＯＦを用い、中央制御装［ＣＣＵ（以下、単にＣ
ＣＵという。なお、これに＠　ＣｅｎｔｒａｌＣｏｎｔ
ｒｏｌ　Ｕｎｉｔの略）と複数の端末処理装［ＬＣＵ（
以下、卑にＬＣＵと（・う。なお、これも工Ｌｏｃａｌ
Ｃｏｎｔｒｏｌ　Ｕｎｉｔの略）との間を光信号チャン
ネルで共通に結合したもので、光ファイノ（ケーブルＯ
Ｆの分岐点には光分岐コネクタＯＣが設けである。

ＣＣＵは自動車のダツシユボードの近傍など適当な場所
に装置され、システム全体の伶１］御を行なう、ように
なっている。

ＬＣＵは各種の操作スイッチ８Ｗ、メータＭなどの表示
器、う／プＬ、センサＳなど自動車内に・多数設置しで
ある電気装置σ）近傍に、所定の数だけ分散し℃配置さ
れている。

ＣＣＵ及び各ＬＣＵカー光ファイノ（ケーブルＯＦと結
合する部分には光信号と電気信号を双方向に変換する光
電変換モジューＡ１０／Ｅが設けられている。

ＣＣＵはマイクロコンピュータを備え、シリアルデータ
によるデータ通信機能を持ち、これに対応して各ＬＣＵ
には通信処理回路ＣＩＭ（以下、単にＣＩＭという。な
お、これはＣｏｍｍｕｎｉｃａｔ　１ｏｎＩｎｔｅｒｆ
ａｃｅ　Ａｄａｐｔｏｒの略）が設けられ、ＣＣＵはＬ
ＣＵの一つを順次選択し、そのＬＣＵとの間でノデータ
の授受を行ない、これを、繰り返えすことにより１チヤ
／ネルの光ファイノくケーブルＯＦを介しての多重伝送
が可能になり、複雑で大規模な自動車内配線を簡略化す
ることができる。

ところで、自動車内に設置される電気装置の中には、ア
ナログデータにより動作するものが含まれている。例え
ば、エンジンの制御に′必要な各種のセンサなどがそれ
である。

そこで、このようなアナログデータにより動作する′電
気装置を外部負荷として備えたＬＣＵではアナログ・デ
ィジタル変換器（以下、単にＡ　／　Ｄという）を設け
、外部負荷からのアナログデータをディジタルデータに
変換してＣＩＭに取込む必要がある。

このとき、一般に、Ａ／Ｄの変換動作には、使用するＡ
／Ｄに応じて特有の時間遅れが必然的に存在し、しかも
この時間遅れは動作条件に応じて成る限度内で種々変化
して必すしも一定にならな（１゜この結果、上記した従来のシステムにおいては、ＣＣＵ
からの呼び掛けに応答して自らのデータをＣＣＵに伝送
しようとしたＬＣＵが、アナログデータによる外部負荷
を含むものであった場合には。

上記したＡ／Ｄ’の時間遅れの間はデータをＣＣＵ側に
伝送することができず、Ａ／ｉ）の変換動作に必要な時
間だけデータ伝送開始が遅れてしまうことになり、デー
タ伝送速度が低下してしまうという欠点があった。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点を除き、Ａ／
Ｄに必要な変換時間と無関係にデータ伝送速度を充分に
高く保つことができるようにしたデータ伝送方式を提供
するにある。

〔発明の概要〕

この目的を達成するため、本発明は、ＣＣＬＩによる呼
び掛はタイミングとは無関係に、ＬＣＵのＡ／Ｄによる
変換動作を所定のタイミングごとに周期的に行ない、こ
れによって得られたディジタルデータをレジスタに書込
み、上記した呼び掛け、　　タイミングではこのレジス
タに書込んであるディジタルデータｋ　Ｌ’ｆ、出して
伝送するようにした点を％徴とする。

〔発明の実施例〕

以下、本発明によるデータ伝送方式の実施例を図面につ
いて説明する。

第２図は本発明の一実施例を示す全体ブロック構成図で
、１０は中央処理装置（第１図のＣＣＵに相当）、加は
信号伝送路（第１図の光フアイバケーブルＯＦに相当）
、３０〜３２は端末処理装置（第１図のＬＣＵに相当）
、４０はＡ／Ｄ、５１〜５８は外部負荷である。なお、
この実施例では、−信号伝送路かとして電気信号伝送路
を用いた場合について示してあり、従って、中央処理装
置１０及び端末処理装置３０〜３２には光電変換モジー
ルが不要で、このため、端末処理装置３０〜３２の内容
は実質的にＣＬＭだけとなっている。

コンピュータ（マイクロコンピュータ）を含む中央処理
装置１０は、伝送路加で各端末処理装置間〜３２と結合
され、各種のセンサやランプ、アクチュエータ、モータ
などの電気装置からなる外部負荷５１〜５８に対するデ
ータの送出と、これらからのデータの取込みを多重伝送
方式によって行なう。

このとき、アナログデータを出力するセンサなどの外部
負荷５７．５８はＡ　／　Ｄ　４０を介して端末処理装
［３２に結合され、ディジタルデータによる伝送動作が
行なえるようになっている。

信号伝送路加は双方向性のものなら何でもよく、電気信
号伝送路に限らず光ファイバによる光信号伝送系など任
意のものが用いられ、これによる通信方式はいわゆる半
二重方式（Ｈａｌｆ　Ｄｕｐｌｅｘ　）で、中央処理装
置１０から複数の端末処理装置３０〜３２のうちの一つ
に対する呼び掛けに応じ、該端末処理装置の一つと中央
処理装置１０との間でのデータの授受が伝送路肋を介し
て交互に行なわれるようになっている。

このような半二重方式による多重伝送のため、中央処理
装置１０から送出されるデータには、その行先を表わす
アドレスが付され、伝送路加から受は敗ったデータに付
されているアドレスが自らのアドレスであると認識した
、各端末処理装置のうちの一つだけが応答するようにな
っている。

このように、中央処理装置１０からアドレスが付されて
送出されたデータに応じて、そのアドレスを理解し、そ
れが自らのものであると判断した端末処理装置の一つだ
けがそれに応答して自らのデータを中央処理装［１０に
送出することに、より、上記した半二重方式によるデー
タの伝送動作が得られることになる。

また、この実施例では、各端末処理装［３０〜３２の愼
能を特定のものに集約し、これら端末処理装［３０〜３
２のＬＳＩ化（大規模集積回路化）を容易にしている。

そして、このときの特定の機能としては、上記したデー
タ伝送機能、っまり半二重方式による多重伝送に必要な
機能と、各端末処理装置に付随しているＡ　／　Ｄ　４
Ｑなどの外部機器を制御する機能の２種となっている。

そして、この結果、データ伝送機能の専用化が可能にな
り、例えば、自動車内での集約配線システムに適用する
場合には、上記した半二重方式とし、必要な伝送速度や
アドレスのビット数などをそれに合わせて決めるなどの
ことができる。

さらに、この多重伝送方式では、上記したようにＬＳＩ
化した端末処理装置の機能をそのまま活かし、中央処理
装置１０にも適用可能にしたものであり、この結果、中
央処理装置１ｏとしてデータ伝送機能をもたない汎用の
コンピュータ（マイクロコンピュータなど）を用い、こ
れに上記したＬＳＩ化端末処理処理３３を組合わせるだ
けで中央処理装置１０を構成することができ、中央処理
装置１ｏのコンピータに必要なソフトウェブ面での負荷
全軽減させることができると共に、端末処理装置の汎用
性を増すことができる。なお、この場合、中央処理装置
側に組合わされた端末処理装Ｍ３３では、それが持つ機
能の一部については何ら活がされないままとなるが、こ
れはやむを得ない。

次に、第３図は各端末処理装置３０〜３２の一実施例を
大まかなブロック構成で示したもので、伝送路加から入
力された受信信号ＲＸＤは同期回路１０２に供給され、
クロック発生器１０７からのクロックの同期を取り、制
御回路１０１に受信信号ＲＸＤのクロック成分に調歩同
期したクロックが与えられ、これにより、制御回路１０
１が制御信号を発生し、シフトレジスタ１０４に受信信
号のデータ部分をシリアルにＷｉｔ込む。

一方、アドレス比較回路１０３には、予めその端末処理
装置に割り当てられたアドレスが与えられており、この
アドレスとシフトレジスタ１０４の所定のビット位置に
読込まれたデータとがアドレス比較回路１０３によって
比較され、両者が一致したときだけシフトレジスタ１０
４内のデータがＩ１０バッファ１０５に転送され、外部
機器に与えられる。

また、制御回路１０１はクロックで歩進するカウンタを
含み、シーケンシャルな制御信号を発生し、受信信号Ｒ
，ＸＤによるデータをＩ１０バッファ１０５に与えたあ
と、それにひき続いて今度はＩ１０バッファ１０５から
シフトレジスタ１０４にデータをパラレルに取り込み、
外部機器から中央処理装置１０に伝送すべきデータをシ
フトレジスタ１０４の中にシリアルデータとして用意す
る。そして、このブータラシフトレジスタ１０４からシ
リアルに読み出し、送信信号ＴＸＤとして伝送路側に送
出する。

このときには、受信信号ＲＸｉ）に付されていたアドレ
スがそのまま送信信号ＴＸＤに付されて送出されるから
、中央処理装置１０は自らが送出したアドレスと一致し
ていることによりこの送信信号ＴＸＬＩの取り込みを行
ない、これにより半二貞方式による１サイクル分のデー
タの授受が完了する。

こうして中央処理装＠ｉｏは次の端末処理装置に対する
データの送出を行ない、これを繰り返すことにより複数
の各端末処理装置３０〜３２との間でのデータの授受が
周期的に行なわれ、多重伝送が可能になる。

Ａ／Ｄ制御回路１０６は第２図における端末処理装置３
２として使用した場合に必要なＡ　／　Ｄ　４Ｑの制御
機能を与えるためのもので、アナログ信号を発生するセ
ンサなどの外部負荷５７．５８からのデータをＡ　／　
Ｄ　４Ｑによってディジタル化してシフトレジスタ１０
４．に取り込むために必要な制御機能を与える働きをす
る。なお、その詳細については後述する。

次に第４図は端末処理装置側〜あの一実施例を示すブロ
ック図で、第３図と同一もしくは同等の部分には同じ符
号を付してあり、この第３図において、３吋は受信信号
ＲＸＤに調歩同期したクロックを発生させるための同期
回路、３０２は２相のクロックφ、とφヨを発生するカ
ウンタ、３０３はシーケンシャル制御用のカウンタ、３
０４はカウンタ３０３の出力から種々の制御信号を作り
出すシーケンスデコーダ、３０５は異常検出器、３０６
はＩ１０バッファ１０５の入出力切換選択用のアドレス
デコーダ、３０７はアドレス比較用の４ビツトのコンパ
ｖ　−ｐ、３０８はエラー検出回路、３１ｏは２個のア
ンドゲートと１個のノアゲートからなる複合ゲート、３
１１はエラー検出用のエクスクル−シブオアゲート、３
１２はデータ送出用のアンドグー）　、　３１３．３１
４はトライステートバッファ、３２ｏは８ビツトのシフ
トレジスタ、３２１は３２ピツトのレジスタ、３２２は
３２チヤンネルのゲート、３２３はＡ／Ｄ制御用のカウ
ンタ、３２４はＡ／Ｄ制御用信号発生回路、３２５はＡ
／Ｄのチャンネル選択用のカウンタである。なお、シフ
トレジスタ１０４は５ビツト（２４ビツト＋１ビツト）
で、Ｉ１０バッファ１０５は１４ボー）　（１４ビツト
）のものである。

この端末処理装置３０〜３３（以下、これらをＣＩＭと
いう）は複数の動作モードの一つを選択して動作するよ
うになっており、第２図のＣＩＭ３０〜３１として用い
られるときにはＤＩＯモードが、また、第２図のＣＩＭ
３２として用いる場合にはＡＤモードが、そして第２図
のＣＩＭ３３に用いた場合にはＭＰＵモードがそれぞれ
選択される。なお、このモード選択については後述する
。

まず、ＤＩＯモードに選択された場合には、Ａ／Ｄ制御
回路１０６は動作せず、このときのシフトレジスタ１０
４のデータ内容は第５図に示すようになり、４０からム
５までの６ビツト分は使用せず、Ａ６から４１９までの
１４ビツトがＩ１０バッファ１０５のデータＤＩＯに割
当てられる。そして、４２０からＡ２３までの４ビツト
がアドレスデータＡ　Ｄ　Ｄ　Ｒに割当てられ、Ａ２４
はスタートビットに割当てられている。なお、ＤＩＯデ
ータに割当てられているビット数が１４となっているの
は、Ｉ１０バッファ１０５が１４ビツトのものとなって
いるからである。

また、このため、この実施例によるＣＩＭでは、Ｉ１０
バッファ１０５に接続可能な外部負荷の最大数が１４と
なっている。

この実施例によるデータ伝送の方式は、調歩間　゛期、
双方向、反転二連送力式と呼ばれるもので、　　゛ディ
ジタルデータをＮ　Ｂ　Ｚ　（ｎｏｎｒｅｔｕｒｎ　ｔ
ｏ　ｚｅｒｏ　）法により伝送するようになりており、
その伝送波形は第６図に示すようになっている。すなわ
ち、ＣＣＵ側ｆ）ＣＩ　Ｍカｌ）　Ｌ　ＣＵ＠ノＣＩ　
ＭＫチーｆｉを伝送するフレームを受信フレーム、反対
にＬＣＵ側からＣＣＵ側に伝送するフレームを送信フレ
ームとすれば、受信フレームと送信フレームが共に７４
ビツトで、従って１フレームが１４８ビツトとなってい
る。そして、受信フレームと送信フレームとは共に同じ
フレーム構成となっており１最初に６ピツトの０”があ
り、そのあとに調歩同期のための１ビツトの１″からな
るスタートビットが設けられ、それに続いて２４ピツト
の受信データ几Ｘｉ）又は送信データＴＸＤがＮＲＺ信
号形式で伝送され、さらにこれらのデータの反転データ
ているのは、伝送エラーチェックのためである。

既に説明したように、この実施例では、半二重方式によ
り多重伝送が行なわれるから、受信フレームのデータｋ
１．ＸＤの先頭の４ビツトには、ＣＣＵがそのとき呼び
掛けを行なう相手となるＬＣＵのアドレスデータＡｌ）
ＤＢが第５図に示すように付され、これに応答してその
ＬＣＩＪから送出される送信フレームのデータＴＸＤの
先頭４ビツトには同じアドレスデータＡＤＤＲが付され
て伝送される。なお、ＬＣＵ側から送信フレームが伝送
されるのは、ＣＣＵ側で呼び掛けたり、ＣＵＫ限られる
から、送信データＴＸＤにアドレスが付加されていなく
てもＣＣＵ　０１ｌＪではそのデータがいずれのＬＣＵ
からのものであるかは直ちに判断できる。

従って、送信フレームのデータＴＸＤには必ずしもアド
レスを付す必要はなく、データＴＸｉ）の先駆４ビツト
を（ｏｏｏｏ）などＬＣＵのいずれのアドレスとも一致
しないデータとしてもよい。

ここで第４図に戻り、ＣＩＭのアドレスについて説明す
る。

既に説明したように、この実施例では、ｌ、ＣＵ側のＣ
ＩＭにはそれぞれ異なった４ビツトのアドレスが割当て
てあり、このアドレスをもとにして半二重方式によるデ
ータの多重伝送が行なわれるようになっている。

そして、このアドレスをそれぞれのＣＩＭに割当てる働
きをする入力がコンパレータ３０７に接続されている４
本の入力２°〜２ａであり、これらの入力に与えるべき
データＡＤＤＲ’１ｉ−ＡＤＤ′Ｒ３により当該ＣＩＭ
のアドレスが指定される。例えば、そのＣＩＭのアドレ
スを′１０″に指定するためには、アドレスデータＡｌ
）Ｄ　ＲＯ＝Ｏ１ＡＤＤ■も１＝１、ＡＤＤＲ２＝０、
ＡＤＤＲ３＝１とし、入力２°〜２３に（１０１０）が
入力されるようにすればよい。なお、この実施例では、
データＩＩＯ”は接地電位、データ＠１”は電源電圧Ｖ
ｃｃによりて表わされているから、アドレス″１０”に
対しては入力２°　２ｍを接地し、入力２１．２８を電
源に接続することになる。

ところで、この実施例では、アドレス入力２°〜２３が
アドレスデコーダ３０６にも入力され、その出力により
Ｉ１０バッファ１０５の方向性が制御されるようになっ
ている。この結果、アドレスを指定すると、Ｉ１０バッ
ファ１０５の１４本の端子のうちのいずれがデータ出力
ボートとなるのかが決定される。そして、この実施例で
は、アドレスがそのまま出力ボート数に対応するように
なっている。

従って、いま、アドレスを１ｏ″と定めれば、Ｉ１０バ
ッファの１４本の端子のうち１ｏ本が出力ボートとなり
、残りの４本が入力ボートとなるように制御される。

また、第４図では省略しであるが、このアドレスデコー
ダ３０６の出力は制御回路１０１のシークンスデコーダ
３０４にも与えられ、これにより第７図に示すように、
このＣＩＭの動作モードが切換えられるようになってい
る。すなわち、この実施例では、アドレスを′θ″に設
定したＣＩＭはＭＰＵモードで、アドレスを１″′から
Ｎ　Ｄ　Ｎまでの間に設定したＣＩＭはＤＩＯモードで
、そしてアドレスをＥ″、１Ｆ”のいずれかに設定した
ＣＩＭはＡＤモードでそれぞれ動作するようにされる。

次に、制御回路１０１と同期回路１０２の機能について
説明する。

この実施例では、第６図に関連して既に説明したように
、調歩同期方式が採用されており、このため、受信フレ
ーム、送信フレーム共にデータ伝送に際して、その開始
前に必ずδビットの０″が挿入され、その後で１ビツト
のスタートビットとして”１”データが挿入されている
（第６図）。

そこで同期回路３０１は受信フレームの最初に存在する
δビットの′０”に続（スタートビットの立上りを検出
し、内部クロックのビット同期を取る。従って、次の受
信フレームが現われるまでは、このときのタイミングに
ビット同期した内部クロックにより動作が遂行されてゆ
（ことになる。

カウンタ３０２は同期回路３０２で同期が取られた内部
クロックから２相のクロックφ−とφＭを作り出す。こ
れによりクロックφ、とφ、はその後入力されてくる受
信データＲＸＤに位相同期したものとなる。

シーケンスカウンタ３０３は同期回路３０２からスター
トビットの立上り検出タイミングを表わす信号を受け、
特定のカウント値、例えばカウント０の状態にセットさ
れ、その後、クロックφ１又はφ。

によってカウントされる。従って、そのカウント出力に
よりＣＩＭ全体の制御手順を定めることができ、カウン
ト値をみることにより、任意のタイミングにおけるＣＩ
Ｍの動作がどのステップにあるのかを知ることができる
。

そこで、このカウンタ３０３のカウント出力を７−ケン
スデコーダ３０４に供給し、このＣＩＭの動作に必＃ｉ
−制御信号、例えばｌ−ＬＸＭＯＤＯ１’ｒＸＭＯＤＥ
、ＲＥＡＤ、５ＨＩＦＴなど内部で必要とする全ての制
御信号をシーケンスデコーダ３０４で発生させるように
している。つまり、この実施例は、クロックφ１φつに
よるシーグンス制御方式となっているものであり、従う
て、カウンタ３０３の出力をデコードしてやれば、必要
な制御が全て行なえることになるのである。

次に、伝送されて来るデータＲＸＤがそのＣＩＭ向けの
データであるか否か、つまりＣＣＵからの受信７レーム
の伝送による呼び掛けが自らに対するものであるか否か
の判定動作について説明する。

既に説明したように、コンパレータ３０７の一方の入力
には、入力２°〜２８からのアドレスデータが与えられ
ており、他方の入力にはシフトレジスタ１０４のＱ、。

ビットからＱｔｓビットまでのデータが与えられるよう
になりている。そして、このコンパレータ３０７は、両
方の入力データが一致したときだけ、一致信号ＭＹＡＤ
Ｄ几を出力する。そこで、シフトレジスタ１０４に受信
データＲＸＤが入力され、そのＱ、。ビットからＱ２．
ビットまでの部分にデータ）Ｌ　Ｘ　Ｄの先頭に付され
ているアドレスデータ（第５図参照）が格納されたタイ
ミングでコンパレータ３０７の出力信号ＭＹＡ　Ｄ　Ｄ
　）Ｉを詞べ、そのときにこの信号ＭＹＡＤＩ）Ｒが”
１”になっていたらそのデータ１４　Ｘ　Ｄは自分宛の
もので、ＣＣＵからの呼び掛けは自分に対するものであ
ることが判る。

このため、エラー検出回路３０８に制御信号ＣＯＭＰＭ
ＯＬ）Ｅを供給し、上記した所定のタイミングで信号Ｍ
　Ｙ　Ａ　Ｄ　Ｄ　Ｒを取込み、それが０”に′なって
いたときには出力ＩＮＩＴＩＡＬを発生させ、これによ
りシーケンスカウンタ３０３をカウントｏにセ、トシ、
ＣＩＭ全体の動作を元に戻して次のデータ伝送が入力さ
れるのに備える。一方、信号ＭＹＡＤＤＲが１”になっ
ていたときには、エラー検出回路３０８によるＩＮＩＴ
ＩＡＬの発生がないから、そのままＣＩＭの動作はシー
ケンスカウンタ３０３のそのときのカウント値にしたが
ってそのまま続行される。

次に、伝送エラー検出動作について説明する。

この実施例では、既に第６図で説明したように反転二連
過方式によるデータ伝送が採用されており、これＫより
伝送エラーの検出が行なえるようになっている。そして
、このため、シフトレジスタ１０４の最初のＱ。ビット
と最後のＱｔｔビットからエクスクル−シブオアゲート
３１１にデータが与えられ、このゲート３１１の出力が
信号ＥＲＲＯＲとしてエラー検出回路３０８に与えられ
るようになっている。

シーケンスデコーダ３０４はスタートビットに続く受信
信号）ＬＸＤとＲＸＤ（第６図）の伝送期間中、制御信
号ＲＸＭＯＤＥを出力して複合ゲート３１０の下側のゲ
ートを開き、これにより伝送路加からのデータをシリア
ル信号８Ｉとしてシフトレジスタ１０４に入力する。こ
のとき複合ゲート３１０にはノアゲートが含まれている
ため、伝送路側から供給されてくるデータは反転されて
シフトレジスタ１０４に入力される。

そこで、受信フレーム（第６図）のスタートビットに続
＜２４ピット分のデータがシフトレジスタ１０４に入力
された時点では、このシフトレジスタ１０４のＱ。ビッ
トからＱ２．ビットまでの部分には受信信号ＲＸＤの反
転データＲＸＤが書込まれることになる。次に、第６図
から明らかなように、Ｕビットの受信信号ＲＸＤが伝送
されたあと、それにひき続いて潤ビットの反転信号比Ｘ
Ｄが伝送されてくると、それが複合ゲート３１０で反転
されてデータＲＸ　Ｄとなり、シリアル信号ＳＩとして
シフトレジスタ１０４に入力され始める。この結果、シ
フトレジスタ１０４のＱ。に反転信号ＲＸＤの先頭ビッ
トが反転されて入力されたタイミングでは、その前に書
込まれていた受信信号几ＸＤの先頭ビットの反転データ
がシフトレジスタ１０４のＱｔａビットに移され反転信
号ＲＸＤの２番目のビットのデータがＱ。に書込まれた
タイミングでは受信信号ＲＸＤの２番目のビットのデー
タがＱ、４のビットに移されることにζ、結局、反転信
号ＲＸＤがシフトレジスタ１０４に１ビツトづつシリア
ルに書込まれているときの各ビットタイミングでは、シ
フトレジスタ１０４のＱ！４ビットとＱ。ビットには受
信信号ＲＸＤと反転信号ＲＸＤの同じビットのデータが
常に対応して書込まれることになる。

ところで、上記したようにエクスクル−シブオアゲート
３１１の２つの入力にはシフトレジスタ１０４のＱ０ビ
ットとＱ１４ピットのデータが入力されている。従って
、受信信号ＲＸＤと反転信号ＲＸＤの伝送中にエラーが
発生しなかったとすれば、反転信号ＲＸＤの伝送期間中
、エクスクル−シブオアゲート３１１の出力は常に１”
になる筈である。

何故ならば、受信信号１（ＸＤとその反転信号ＲＸＤの
対応する各ビットでは必ず′１”と０”が反転している
筈であり、この結果、ゲート３１１の入力は必ず不一致
を示し、そうならないのは伝送にエラーがあったときだ
けとなるからである。

そこで、エラー検出回路３０８は反転信号ＲＸＤが伝送
されている冴ビットの期間中、信号Ｆ３ＲＲＯＲを監視
し、それが０”レベルになりた時点で信号ＩＮＩＴＩＡ
Ｌを発生するようにすれば、エラー検出動作が得られる
。なお、このようなデータ伝送システムにおける伝送エ
ラーの処理方式としては、伝送エラーを検出したらそれ
を修復して正しいデータを得るようにするものも知られ
ているが、この実施例では、伝送エラーが検出されたら
その時点でそのフレームのデータ受信動作をキャンセル
し、次のフレームのデータ受信に備える方式となってお
り、これにより構成の簡略化を図っている。

次に、この第４図の実施例のＤＩＯモードにおけるデー
タ伝送の全体的な動作を第８図のタイミングチャートに
よって説明する。

φつ、φ、はカウンタ３０２から出力される二相のクロ
ックで、同期回路３０１内に含まれているクロック発振
器による内部クロックにもとづいて発生されている。

一方、ＲＥＳＥＴは外部からこのＣＩＭに供給される信
号で、マイクロコンビ為−夕などのリセット信号と同じ
であり、第２図における全てのＣＩＭごとに供給される
ようになっており、電源投入時など必要なときに外部の
リセット回路から供給され、伝送システム全体のイニシ
ャライズを行なう。

イニシャライズが終るとシーケンスカウンタ３０３はカ
ウント値が０に設定され、そこからクロックφ菖により
歩進してゆく。そしてカウント値が５になるまでは何の
動作も行なわず、カウント値が５になるとＩＤＬＥ信号
とＲＸＥＮＡ信号が発生し、ＣＩＭはアイドル状態にな
ってシーケンスカウンタ３０３０カウント値によるシー
ケンシャルな制御は停止され、トライステートバッファ
３１３が開いて信号受信可能状態となる。なお、このと
き、イニシャライズ後、シーケンスカウンタ３０３のカ
ウント値が５になるまでは信号受信可能状態にしないよ
うにしているのは、同期回路３０１による詞歩同期のた
めであり、受信信号ＲＸＤが冴ビットなので最少限δビ
ットの′Ｏ”期間を与える必要があるためである。

こうしてアイドル状態に入るとシーケンスカウンタ３０
２はクロックφ８．φ輔のカウントにより歩進を続ける
が、シーケンスデコーダ３０４は制御信号ＩＤＬＥとＩ
ＮＩＴＩＡＬを発生したままにとどまり、受信信号が入
力されるのをただ待っている状態となる。なお、このた
めに第６図に示すように各受信フレームと送信フレーム
の先頭には５ビツトのＯ″が付加しであるのである。

こうしてアイドル状態に入り、その中でいま、時刻１．
−１−受信信号ＲＸＤが入力されたとする。そうすると
、この信号几ＸＤの先頭には１ビツトのスタートビット
が付さｉている。そこで、このスタートビットを同期回
路３０１が検出し、内部クロックのビット同期を取る。

従って、これ以後、１フレーム公の伝送動作が完了する
までのデータ１−ＬＸＤ、ＲＸＤとクロックφ、とφ１
との同期は内部クロックの安定度によりて保たれ、調歩
同期機能が得られることになる。

スタートビットが検出されるとシーケンスカウンタ３０
３はカウント出力０（以下、このカウンタ３０３の出力
データはＳを付し、例えば、この場合にはＳＯで表わす
）に設定され、これによりシーケンスデコーダ３０４は
制御信号Ｉ　ＤＬＲを止め、制御信号ＲＸＭＯＤＥを発
生する。また、これと並行してシフトレジスタ１０４に
は汐フトパルスＳＨＩ　ＦＴがクロックφつに同期して
供給される。

この結果、スタートビットに続く拐ビットの受信信号几
ＸＤと反転信号１（ＸＤ（第６図）が伝送路側から複合
ゲー）　３１０を通ってシリアルデータとしてシフトレ
ジスタ１０４に順次１ビツトづつシフトしながら書込ま
れてゆく。このとき、最初のスピットの受信信号ＲＸＤ
は複合ゲート３１０によって反転されたデータ１（ＸＤ
としてシフトレジスタ１０４に順次シリアルに書込まれ
るので、スタートビットに続く冴ビットの期間、つまり
シーケンスカウンタ３０３が８１から８２４に達した時
点では、シフトレジスタ１０５のＱｏビビッからＱ８．
までのビットに受信信号ＲＸＤが反転されたデータＲＸ
Ｄが書込まれることになる。ここで次の８２５のクロッ
クφヨの立上りで制御信号ＣＯＭＰＭＯＤＢが出力され
、エラー検出回路３０８が機能する。そしてこの状態で
続いて反転信号ＲＸＤが入力され始め、この結果、今度
は反転信号ＲＸＤが反転されたデータ几ＸＤがシフトレ
ジスタ１０５のＱ、ビットからシリアルに書込まれてゆ
く。これＫより８１から８２４でシフトレジスタ１０４
に書込まれたデータＲＸＤはその先頭のビットからシフ
トレジスタ１０４のＱ３．ビット位置を通り、シーケン
スカウンタ３０３が８２５から８４８になるまでの間に
１幀次、１ビツトづつオーバーフローされてゆく。一方
、これと並行してシフトレジスタ１０４のＱ０ビット位
置を通って反転信号ＲＸ　Ｄによるデータ几ＸＤがその
先頭ビットから順次、シリアルに書込まれてゆき、この
間にエクスクル−シブオアゲート３１１とエラー検出回
路３０８による伝送エラーの検出が、既に説明したよう
にして行なわれてゆく。

従っ【、シーケンスカウンタ３０３が８４８になりた時
点では、シフトレジスタ１０４のＱ０ビットからＱ□ビ
ビッまでには、受信信号ＲＸＤと同じデータＲＸＤがそ
のまま書込まれた状態になる。そこで、この８４８のタ
イミングでコンパレータ３０７の出力信号ＭＹＡＤＤＲ
を調べるこ、とにより前述したアドレスの確認が行なわ
れ、いま受信したデータＲＸＤが自分宛のものであるか
否か、つまり、このときのＣＣＵからの呼び掛けが自分
宛のものであるか否かの判断が行なわれる。なお、シー
ケンスカウンタ３０３が８２５から８４８の間にある期
間中に伝送エラーが検出され、或いはアドレスの不一致
が検出されるとエラー検出回路３０８は８４８になった
時点で制御信号ＩＮＩＴＩＡＬを発生し、この時点でシ
ーケンスカウンタ３０３はＳＯに設定され、ア、イドル
前６ビツトの状態に戻り、この受信フレームに対する受
信動作は全てキャンセルされ、次の信号の入力に備える
。

さて、シーケンスカウンタ３０３が８２５から８４８に
ある間に伝送エラーが検出されず、かつアドレスの不一
致も検出されなかったとき、つまり８４８になった時点
でエラー検出回路３０８がＩＮＩＴＩＡＬ信号を発生し
なかったときには、この８４８になった時点でシーケン
スデコーダ３０４が制御信号ＷＲＩＴＥＳＴＨを発生す
る。なお、この結果、８４８の時点ではＩ　Ｎ　Ｉ　’
ｆ’　Ｉ　Ａ　Ｌ信号とＷＲＩＴＥ８ＴＢ（＠号のいず
れか一方が発生され、伝送エラー及びアドレス不一致の
いずれも生じなかったときには前者が、そして伝送エラ
ー及びアドレス不一致のいずれか一方でも発生したとき
には後者がそれぞれ出力されることになる。

さて、８４８の時点で制御信号ＷＲＩＴＥ：８ＴＢが出
力されると、そのときのシフトレジスタ１０４のデータ
がパラレルに工１０バッファ１０５に書込まれ、この結
果、受信したデータＲＸＤによってＣＣＵからもたらさ
れたデータがＩ１０バッファ１０５の出力ポートから外
部負荷５１〜５６のいずれかに供給される。なお、この
ときには、ＤＩＯモードで動作しているのであるから、
第５図で説明したようにＱ６ピツトからＱ、・ビットま
での最大１４ピツトがデータＲＸＤとして伝送可能であ
り、かつ、そのうちの何ビットがＩ１０バ、ファ１０５
の出力ポートとなっているかはアドレスによって決めら
れていることは既に説明したとおりである。

こうして８４８に達すると受信フレームの処理は全て終
り、次の８４９から送信フレームの処理に入る（第６図
）。

まず、８４９から８７２までは何の処理も行なわない。

これはＣＣＵ側にあるＣＩＭの調歩同期のためで、上記
した受信７レームの処理におけるＩＤＬＥの前に設定し
た期間での動作と同じ目的のためのものである。

８７３に入るとジ−タンスデコーダ３０４から制御信号
Ｐａが出力され、これによりシフトレジスタ１０４はパ
ラレルデータの読込み動作となり、Ｉ１０バッファ１０
５の入力ボートに外部負荷５１〜５６のいずれかから与
えられているデータを並列に入力する。このとき読込ま
れるデータのビット数は、１４ビツトのＩ１０バッファ
１０５のボートのうち、受信フレームの処理で出力ポー
トとして使われたビットを引いた残りのビット数となる
。例えば、前述のように、このＣＩＭのアドレスを１０
に設定したときには、出力ポートの数は１０となるから
、このときには入力ボートは４ビツトとなる。

シフトレジスタ１０４に対するパラレルデータの書込み
には、信号ＰＳと共にシフトクロック５ＨＩＦＴを１ビ
ツト分必要とするため、８７３のクロックφ、により信
号ＳＰを立上げたあと、８７４のクロックφ、に同期し
たシフトパルス５ＨＩＦＴを制御信号ＴＸＭＯＤＥの立
上り前に供給する。

また、このとき、第６図から明らかなように、送信デー
タＴＸＤの前にスタートビットを付加し、さらにデータ
ＴＸＤの先頭４ビツトにはアドレスを付加しなければな
らない。このため、第４図では省略しであるが、信号Ｐ
Ｓが発生している期間中だけシフトレジスタ１０４のＱ
ｔ＜ビットニはデータ″１”を表わす信号が、セしてＱ
！ｏビットからＱｔａビットの部分には入力２°〜２１
からアドレスデータがそれぞれ供給されるようになって
いる。

こうして８４８から８７３までのＤＵＭＭＹ状態により
調歩同期に必要なδピット分のデータ″′０″送出期間
が設定されたあと、８７４に入ると制御信号ＴＸＭＯＤ
Ｅが立上り、これによりＴＸ（送信）状態になる。この
信号ＴＸＭＯＤＥの発生により複合ゲート３１０の上側
のアンドゲートが能動化され、さらにアンドゲート３１
２が能動化される。これによりシフトレジスタ１０４の
Ｑｚ＋ビットのデータ、つまりスタートビットとなるデ
ータ＠１”がアンドゲート３１２を通って伝送路孔に送
り出される。そして、それに続くＳ７５以降のクロック
φ、に同期して発生するシフトクロック５ＨＩｌ’Ｔに
よりシフトレジスタ１０４の内容は１ビツトづつ後段に
シフトされ、Ｑ！４ビットからアンドゲート３１２を通
って伝送路孔に送り出され、これＫより送信フレーム（
第６図）のスタートピッ）Ｔｈ含む送信信号ＴＸＤの伝
送がｄなわれる。

一方、このようなシフトレジスタ１０４からのデーソ読
出しと並行して、そのＱＣｓビットのセルから読出され
たデータは複合ゲート３１０を通って反転され、シフト
レジスタ１０４のシリアル入力に供給されている。この
結果、Ｓ７５以降、シフトレジスタ１０４のＱ。ビット
からＱｚｓ　ビットまでに書込まれていた送信データＴ
ＸＤは、シフトクロック５ＨＩＦＴによって１ビツトづ
つ伝送路側に送り出されると共に、反転されてシリアル
データＳＩとしてシフトレジスタ１０４のＱ０ビットか
ら順次書込まれてゆくことになる。

従って、制御信号ＰＳが発生している期間中にシフトレ
ジスタ１０４のＱ０ビットからＱｌ、ビットのセルに書
込まれた送信データＴＸＤが全て読出し完了した時点で
は、このＱ。ビットからＱｌ、ビットまでのセルにはそ
れまでの送信データＴＸＤに代って、反転データＴＸＤ
が格納されていることになる。

そこで、この送信データＴＸＤの読出しが完了した時点
以降は、それにひき続いて今度はシフトレジスタ１０４
から反転データＴＸＤの読出しが開始し、第６図のよう
に反転データＴＸＤが送信データＴＸＤに続いて伝送路
側に送出されることになる。

こうして５１２２に到ると、シフトレジスタ１０４のＱ
ｌ、ビットがらＱ０ビットまでの反転データは全部読出
し完了するので制御信号ＴＸＭＯＤＥは立下り、シフト
クロックＳ　ＨＩ　Ｆ　Ｔの供給も停止されて送信状態
を終る。そして、５１２２に続く次のクロックφ、によ
り制御信号ＩＮＩＴＩＡＬが発生し、シーケンスカウン
タ３０３はＳＯに設定され、ＣＩＭはアイドＡ／（■Ｄ
ＬＥ）以前の信号受信準備状態に戻る。

従って、この実施例によれば、調歩同期、双方向、反転
二連送方式による半二重方式の多重通信をＣＣＵとＬＣ
Ｕとの間で確実に行なうことができ、伝送路を集約配線
化することができる。

次に、この実施例によるＣＩＭのＡＤモードにおける動
作について説明する。

前述したように、ＣＩＭを介してＣＣＵとデータの授受
を行なうべき電気装置としては各種のセンサなとアナロ
グ信号を出力する外部負荷５７．５８（第２図）があり
、そのため、本発明の実施例においては、Ａ／Ｉ）制御
回路１０６を含み、外付けのＡ　／　Ｄ　４０を制御す
る機能をも有するものとなっている。そして、このとき
のＣＩＭの動作モードがＡＤモードである。

さて、これも既に説明したように、この実施例では入力
２°〜２ｓに与えるべきアドレスデータによって動作モ
ードの設定が行なわれるようになっており、ＡＤモード
に対応するアドレスデータは、第７°図に示すように′
Ｅ”と′Ｆ″となっている。

次に、このＣＩＭがＡＤモードによる動作を行なうよう
に設定された場合のシフトレジスタ１０４に格納される
データの内容は第５図に示すようになり、扁０からＡ７
までの８ビツトがＡ　／　Ｄ　４Ｑを介して外部負荷５
７．５８などから取込んだＡＤデータ格納用で、Ａ８．
４９の２ビツトがＡＤチャンネルデータ格納用であり、
これによりＤＩＯデータ用としてはｌ６１０から屋１９
の１０ビツトとならている。なお、その他はＬ）ＩＯモ
ードのときと同じである。また、このときのＡＤチャン
ネルデータとは、マルチチャンネルのＡ／Ｄを使用した
場合のチャンネル指定用のデータであり、この実施例で
はＡ　／　Ｄ　４０として４チヤンネルのものを用いて
いるので、２ビツトを割当てているのである。

シフトレジスタ３２０は８ビツトのもので、外付けのＡ
　／　Ｄ　４Ｑからシリアルで取込んだディジタルデー
タ（外部負荷５７．５８などから与えられたアナログデ
ータをＡ／Ｄ変換したもの）を格納してパラレル読出し
を可能にすると共に、Ａ　／　Ｄ　４０のチャンネルを
指定するためのカウンタ３２５かも与えられる２ビツト
のチャンネル選択データをパラレルに受入れ、それをシ
リアルに続出してＡ／Ｄ４０に供給する働きをする。

レジスタ３２１は３２ピツトのもので、Ａ／Ｄ４０が８
ビツトで４チヤンネルのものなので、それに合わせて８
ビツト４チヤンネルのレジスタとして用いられ、Ａ’／
Ｄ４０から８ビツトで取込まれたデータを各チャンネル
ごとに収容する。

ゲート３２２もレジスタ３２１に対応して３２ビツト（
８ビツト４チヤンネル）となっており、データ伝送用の
シフトレジスタ１０４のＱ、ピットドＱ、ビットのセル
から読出したＡＤチャンネルデータ（第５図）によって
制御され、レジスタ３２１のチャンネルの１つを選択し
、その８ビツトのデータをシフトレジスタＱ。ビットか
らＱ７ビツトのセルにＡＤデータ（第５図）として書込
む働きをする。

カウンタ３２３はクロックφ、のカウントにより歩進し
、Ａ　／　Ｄ制御回路１０６全体の動作をシーケンシャ
ルに、しかもサイクリックに制御する働きをする。

Ａ／Ｄ制御用佃号発生回路３２４はカウンタ３２３の出
力をデコードするデコーダと論理回路を含み、Ａ／Ｄ制
御回路１０６全体の動作に必要な各種の制御信号を発生
する働きをする。

次に、このＡ／Ｄ制御回路１０６全体の動作について説
明する。

この実施例では、カランｐ３２３のカウント出力のそれ
ぞれに対応してシーケンシャルに制御が進み、そのステ
ップ数はガで、カウント出力Ｏ（これをＳＯという）か
らカウント出力２６（これをＳあという）までで１サイ
クルの制御が完了し、Ａ／　ｌ）　４０の１チャンネル
分のデータがレジスタ３２１に取込まれる。

まず、１サイクルの制御が開始すると信号ＩＮＣにより
チャンネル選択用のカウンタ３２５がインクリメントさ
れ、これによりカウンタ３２５の出力データは、１サイ
クルごとに順次、（０，０）→（０，１）→（１，０）
→（１，１）→（ｏ、ｏ）と変化する。

このカウンタ３２５の出力データはシフトレジスタ３２
０の先頭２ビット位置にパラレルに書込まれ、ついでシ
リアルデータＡＤ８Ｉとして続出されてＡ　／　Ｌ）　
４０に供給される。

また、これと並行して、カウンタ３２５の出力データは
デコーダ（図示してない）を介してレジスタ３２１にも
供給され、レジスタ３２１の対応するチャンネルの８ビ
ツトを選択する。

続いて、Ａ　／　Ｄ　４０はシリアルデータＡＤ８Ｉと
して入力したチャンネル選択データに応じてそれに対応
したアナログ人カチケンネｙｆ選択し、そのアナログデ
ータをディジタルデータに変換してから８ビツトのシリ
アルデータＡＤ８０としてシフトレジスタ３２０のシリ
アル入力に供給し、このシフトレジスタ３２０に格納す
る。

その後、このシフトレジスタ３２０に格納された８ビツ
トのディジタル変換されたデータＡＤは、所定のタイミ
ングでパラレルに読出され、カウンタ３２５の出力デー
タによって予め選択されているレジスタ３２１の所定の
チャンネルの８ビツトに移され、１サイクルの制御動作
を終了する。

こうして、例えばカウンタ３２５の出力データが（０，
０）となっていたとすれば、Ａ　／　Ｄ　４０のチャン
ネル０のアナログデータがディジタル化され、レジスタ
３２１のチャンネルＯの８ビツトに格納されたあと、カ
ウンタ３２３はＳＯにリセットされ、次のサイクルの動
作に進み、カウンタ３２５はインクリメントされてその
出力データ＆’！（０，１）となり、今度はチャンネル
１のアナログデータがディジタル化されてレジスタ３２
１０チヤンネル１の８ビツトに収容される。

従って、この実施例によれば、Ａ／Ｄ制御回路１０６　
Ｋ　ヨルＡ／Ｄ４０からのデータ取込動作が、シーケン
スカウンタ３０３とシーケンスカウンタ３０４によるデ
ータ伝送処理とタイミング的に独立して行なわれ、レジ
スｊ１３２１の各チャンネルのデータは４サイクルのＡ
Ｄ制御動作に１回の割合でリフレッシュされ、レジスタ
３２１にはＡ　／　Ｄ　４Ｑの４つのチャンネルに入力
されているアナログデータが、それぞれのチャンネルご
とに８ビツトのディジタルデータとして常に用意されて
いることになる。

そこで、いま、伝送路から受信信号ＲＸＤが入力され、
それに付されているアドレスデータがこのＣＩＭに対す
るものであったとする。なお、このときのアドレスデー
タは、既に説明したように、０Ｅ”又はＦ”である。

そうすると、受信フレームの入力が終った時点（第８図
の８４８）でシフトレジスタ１０４に書込まれるデータ
のフォーマットは第５図のＡＩ）モードとなっ【いるた
め、このシフトレジスタ１０４のＱ。

ビットとＱ０ビットには２ビツトからなるＡｌ）チャン
ネル選択用が格納されている。そこで、この人Ｄチャン
ネルデータは８４８で信号ＷＲＩＴＥＳＴＢが発生した
時点で続出され、これによりゲート３２２の４つのチャ
ンネルのうちの一つが選択される。

この結果、５７３（第８図）で信号Ｐ８と５ＨＩＦＴが
発生した時点で、レジスタ３２１の４つのチャンネルの
うち、シフトレジスタ１０４のＱ、’、Ｑ。

の２つのビットで選ばれたチャンネルのＡＤデータだけ
が読出され、それがシフトレジスタ１０４のＱ、ビット
からＱ、ビットまでの８ビツト部分に書込まれる。

そして、これが８７４以降の送信状態で送信信号ＴＸＩ
）に含まれ、ＣＣＵに伝送されることになる。

ところで、この実施例では、上記したように受イぎ信号
）ＬＸＤの受信処理とそれに続く送信信号ＴＸＤの送信
処理とは無関係に、常にレジスタ３２１の中にはＡＤデ
デーが用意されている。

ヤな従って、この実施例では、どのようなタイミングで自分
宛の受信信号ＲＸ　Ｄが現われても、直ちにＡＩ）デー
タによる送信信号’Ｉ”　Ｘ　Ｄの伝送を行なうことが
でき、Ａ　／　Ｄ　４Ｑの動作により伝送処理が影ｔ＃
を受けることがなく、Ａ／Ｄ変換動作に必要な時間のた
めに伝送速度が低下するなどの虞れがない。

なお、この実施例では、ＣＩＭをＩ、ＳＩ化するに際し
てＡ　／　Ｄ　４Ｑを外付けとし、ＣＩＭの汎用化に際
してのコストダウンを図るようになっている。

つま′す、第２図で説明したように、この実施例ではモ
ードの設定により一種類のＣＩＭをＬＣＵ３０〜３１と
しても、ＬＣＵ３２としても、或いはＣＣＵｌｏのＣＩ
Ｍ３３としても使用できるようにしている。

しかして、このとき、Ａ／Ｄを内蔵させてしまうとＣＩ
　Ｍ２Ｏ，３１，３３として使用したときに無駄なもの
となり、しかも、一般に自動車の集約配線システムに適
用した場合には、ＣＩＭ３２として使用される個数の方
が他のＣＩ　Ｍ２Ｏ，３１，３３として使用される個数
より少ないため、ＣＩＭの全部にＡ／Ｄを内蔵させるこ
とによるメリットがあまりない。そのため、Ａ／Ｄを外
付けとしているのである。

しかして、とのＡ／Ｄの外付けのため、第４図から明ら
かなように、外付けのＡ　／　Ｄ　４０に対して４本の
接続端子が必要になり、ＬＳＩ化した際に端子ビン数の
増加をもたらす虞れがある。

そこで、本発明の一実施例では、ＣＩＭがＡＤモードに
設定されたときには、Ｉ１０バッファ１０５の１４のボ
ートのうちの４本がＡ／Ｄ４０に対する接続端子として
切換えられるようにしである。すなわち、本発明の実施
例では、Ｉ１０バッファ１０５が１４ボートとなってお
り、これらは第５図から明らかなように、ＣＩＭが１）
ＩＯモードに設定されたときには全部が入出力ボートと
して使用される可能性があるが、ＡＤモードのときには
最大でも１０ボートしか使用されず、４ポートはＤＩＯ
データの入出力には使用されないで余っている。そこで
、この余った４ボートをＡｉ）モードで切換え、Ａ　／
　Ｄ　４Ｑに対する端子ピンとして使用すれば、Ａ／Ｌ
）を外付けにしても端子ビン数の増加はなく、ＬＳＩ化
に際して汎用性が増し、コストダウンが可能になる。

次に本発明を周知のＩＣによって具体化した一実施例を
第９図、第１０図に示す。

まず、第９図で、この実施例によれば、シフトレジスタ
１０４と３２０ｔ−ＨＤ　１４０３５　、！：、Ｌ”１
ｍ知られるＩＣで構成し、レジスタ３２１はＨＩ）１４
１７５として知られているＩＣで構成している。また、
ゲート３２２はＭＤ２４５と呼ばれるＩＣで構成し、Ａ
／Ｄ４０は＃ＰＤ７００１　Ｃ，！−呼ばれるＩＣで構
成しである。なお、シフトレジスタ１０４に対する配線
の一部及びスタートビット格納用のセルは省略しである
。

ＡＤチャンネル選択用の２ビツトのカウンタ３２５は２
個のフリップフロップ（以下、Ｆ　Ｆという）と１個の
エクスクル−シブオアゲートで構成されている。

また、９０は２個のＦＦからなる２ビツトのレジスタで
、シフトレジスタ１０４のＱａ　、　Ｑ＝ビビッのデー
タを読出して保持する働きをする。

さらに、９１と９２は共Ｋ１−ＩＤ１４５５６として知
られているＩＣを用いたデコーダで、デコーダ９１はレ
ジスタ９０のデータによりゲート３２２０チヤンネルの
一つを選択し、レジスタ３２１からシフトレジスタ１０
４のＱ、　−Ｑ、ビットに書込むべきＡＤデータのチャ
ンネルを決める働きをし、デコーダ９２はシフトレジス
タ３２０から読出したＡＤデータのチャンネルに応じて
レジスタ３２１のチャンネルを選択する働きをする。

９３のナントゲートと９４〜９７の負論理アンドゲート
の機能については後述する。

次に第１０図はＨＤ１４１６３として知られているＩＣ
で構成したカウンタ３２３と、デコーダ及び複数のＦＦ
とゲートで構成したＡ／Ｄ制御用信号発生回路３２４を
示したものである。なお、この第９図と第１０図におけ
る制御信号５ＨＩＦＴは、データ伝送用のシフトレジス
タ１０４を制御するためにシーケンスデコーダ３０４（
第４図）から発生されるものとは別のもので、第４図で
はＡ　Ｄ　Ｓ　ＨＩＦ　Ｔと示しである信号のことであ
る。また、その他の信号についても、第４図においてＡ
Ｄが付加されている信号が第９図、第１０図ではＡＤが
除いて示しである。

第１１図は第９図及び第１０図に示した実施例のＡＤモ
ードにおけるタイミングチャートで、以下、この第１１
図のタイミングチャートにより動作の説明を行なう。

既に説明したように、この実施例ではＡ／Ｄ制御回路１
０６による制御動作がカウンタ３２３のカウントデータ
によりシーケンシャルに行なわれ、その１サイクルはカ
ウンタ３２３の出力データが０からかになるまでで終了
し、これがサイクリックに繰返えされている。そこで、
以下、このカウンタ３２３のカウントデータをＳＯから
８２６とする。

さて、この＠１１図は最初のリセット（第８図の信号）
ＬＥＳＨＴによるもの）が終了した時点以降を示し、リ
セット後の最初のクロックφ工によりカウンタ３２３の
出力状態がＳＯとなったところから始まっている。

このＳＯになると、信号ＩＮＣが発生され、これにより
ＡＤチャンネル選択用のカウンタ３２５がインクリメン
）（１だけ歩進する）される。一方、これと並行してチ
ップセレクト信号Ｃ８が発生される。このイキ号Ｃ８は
Ａ　／　Ｄ　４０の仕様によって定められ、Ａ　／　Ｄ
　４０の動作モードを切換えたりするためのもので、こ
の実施例におけるＡ／Ｄでは、４ｉ号Ｃ８がノ・イレベ
ルのときにはＡ、　／　Ｄ変換が行なわれ、ローレベル
となったときにはＡ／Ｄ変換動作は停止され、Ａ／Ｄ変
準結果を読出したり、チャンネルの指定をしたりするこ
とが可能な状態になるようになりている。しかして、Ｓ
Ｏで信号内がハイレベ〃になっているのはＡ　／　Ｄ　
４０のイニシャライズのためで、上記の動作とは特に関
係はない。そして、このＳＯに続く期間は８７に達する
まで例も制御動作は行なわず、Ａ　／　Ｄ　４０のイニ
シャライズに必要な時間が与えられるようになっている
。

こうしてＡ　／　Ｄ　４０のイニシャライズが終ったあ
と、Ｓ７に到ると制御信号Ａ／ＤＣＨＬＯＡＤが発生さ
れ、これによりカウンタ３２３の出力データ、つまりア
ナログ入力のチャンネルを指定するデータが、まずシフ
トレジスタ３２０の入力り、、Ｄ、に並列に入力される
。ついで、８８．８９でシフトクロック５）ＬＩＦＴを
２個、１＠次出力し、これによりシフトレジスタ３２０
のＤｅｌ、Ｄ、に書込んだデータをシリアルデータＳＩ
としてＱ８ビットから読出し、Ａ　／　Ｄ　４０の中に
送り込む。一方、このときにはＡ　／　Ｄ　４０にシフ
トクロックＣ８Ｋを供給し、これによりＡ　／　Ｄ　４
Ｑ内のシフトレジスタにシリアルデータ８Ｉの書込みを
行なう。なお、これは、この実施例で使用しているμＰ
Ｄ７００１ＣというＡ　／　Ｄ　４０の仕様によるもの
である。

こうしてＳ９が終るとＡ　／　ｌ）　４Ｑはアナログ入
力のチャンネルが指定され、そのチャンネルのアナログ
データのＡ／Ｄ変換動作が可能になる。

そこで、Ｓ１０に入ると信号Ｃ８をハイレベルに立上げ
、これによりＡ／Ｄ４０にＡ／Ｄ変換動作を開始させる
。こうしてＡ／Ｄ変換動作が開始するとＡ　／　Ｄ　４
０からの信号ＥＯＣ／Ｓｏがハイレベルに立上る。

ところで、このＡ　／　Ｄ　４０による変換動作に必要
な期間は、変換条件によってかなりのバラツキを示し、
必ずしも一定にならないということは既に説明したとお
りで、この実施例のＡ　／　Ｄ　４０では変換時間の標
準値は１４０μ秒となっているもののその上限と下限に
ついては一定の幅があり、不定となっている。

そこで、この間は信号ＷＡＩＴを発生させ、カウンタ３
２５の出力データのデコード動作をしばらくの開停止さ
せる。従りて、この間は第１１図から明らかなように信
号Ｃ８とＷＡＩＴが７・イレベル１１Ｃすってイルだけ
で、シーケンシャルな制御ハコこまでで一時停止され、
カウンタ３２３がカウントを進めているだけとなる。

こうしてＡ　／　Ｄ　４０とＡ／Ｄ変換条件によって決
められる所定の時間が経過し、Ａ　／　Ｄ　４０による
変換動作が完了すると信号ＥＯＣ／８０がローレベルに
立下がる。

そこで、Ａ／Ｄ制御回路３２４は信号ＥＯＣ／８０の立
下りに応じて内部信号ＥＯＣＩ、　ＥＯＣ２を発生し、
信号ＷＡ　Ｉ　Ｔを立下げてデコード動作を開始させる
と共に信号ＢＥＧＩＮＥを発生してカウンタ３２４のデ
ータ人力Ｄ０．Ｄ、、Ｄ３に信号ｇｏｃ２のハイレベル
をロードさせ、このカウンタ３２３のカウント出力を８
１１に戻す。つまり、第１１図から明らかなように、８
１０でＡ　／　Ｄ　４０の変換動作が開始すると、信号
ＷＡ　Ｉ　Ｔによりカウンタ３２３の出力データのデコ
ード動作が停止されてＡ　／　Ｄ　４０に対するシーケ
ンシャルな制御は待機状態となり、制御が次のステップ
に進むのが抑えられ、これにより不定時間となっている
Ａ　／　Ｄ　４Ｑの変換時間完了に備え、変換動作完了
によりその時点であらためてカウンタ３２３の出力デー
タを８１１に設定し直し、次のステップの制御に進むよ
うにしているのである。

Ａ　／　Ｄ　４０によるアナログデータからディジタル
データへの変換動作が完了してカウンタ３２３の出力デ
ータが８１１になったあと、それが８１８に進むまでは
Ａ　／　Ｄ　４０に対するディジタルデータの読取り動
作に入らない。これは、Ａ／Ｄ４０の仕様によるもので
、この実施例のＡ／Ｄでは信号Ｈｏｅ／ＳＯが立下りた
あと、一定の時間が要求されており、Ｓ　１１から８１
８までの期間はそれに対応したものである。

８１８以降、クロックφ、とφ、に同期してシフトクロ
ックＳＣＫと５ＨＩＦを７１次８個出力させ、まず、シ
フトクロックＳＣＫによりＡ　／　Ｄ　４０内のシフト
レジスタからディジタル変換されたデータを順次１ビツ
トづつ信号ｈｉＯｃ／８０として出力させ、次に、これ
をシフトクロック５ＨＩＦＴにより８ビツトのシフトレ
ジスタ３２０に順次１ビツトづつシフトさせながら書込
んでゆく。従って、Ｓ　２６に達すると、Ａ　／　Ｄ　
４０でアナログ入力から変換されたディジタルデータは
シフトレジスタ３２０に全て書込み完了することになる
。

こうして８２６に達すると、クロックφ１に同期して信
号Ｗ　ｌ’（、Ｉ　Ｔ　Ｅ　８　Ｔ　Ｂが立上り、ナン
トゲート９３からデコーダ９２に信号Ｅが入力され、こ
れによりデコーダ９２はその出力１ｔ８ｏないしＲ８，
の４つの出力のいずれか１つにだけ信号を発生し、クロ
ックφＭに同期してアンドゲート９４ないし９７のいず
れか１つに出力を発生させ、シフトレジスタ３２０のＱ
。ないしＱ、の８ビツトのデータ′ｆｃ４チャンネルの
レジスタ３２１のいずれかのチャンネルの入力Ｄ０ない
しり、に書込む。即ち、デコーダ９２には２ビツトのカ
ウンタ３２５によるチャンネル選択データが与えられ、
それにより信号Ｅが与えられ発生するかが決められてい
る。一方、このカウンタ３２５のデータはシフトレジス
タ３２０を介してＡ／Ｄ４０に送り込まれ、それにより
アナログ入力チャンネルが選択されている。従って、デ
コーダ９２によりアンドゲート９４ないし９７のいずれ
かを介してデータ書込可能に制御される４チヤンネル・
８ビツトのレジスタ３２１の各チャンネルは、常に４チ
ヤンネルのアナログ入力の対応するディジタルデータが
シフトレジスタ３２０に書込まれたときにだけ書込可能
に制御されることになる。

この結果、カウンタ３２３がＳＯから８２６にまで歩進
してゆくたびに、Ａ　／　Ｄ　４０のアナログ入力の１
つの信号がディジタルデータに変換され、それがレジス
タ３２１の対応するチャンネルの８ビツトの部分に書込
まれる。そして、Ｓ２６のあと、カウンタ３２３は再び
ＳＯに戻り、信号ＩＮＣの発生により２ビツトのカウン
タ３２５がインクリメントされ、次のチャンネルのデー
タ変換動作が開始する。

こうして、カウンタ３２３のＳＯから８２６までの動作
が４回繰返えされると、Ａ　／　Ｄ　４Ｑの４チヤンネ
ルのアナログ入力は全てディジタルデータ化されてレジ
スタ３２１の各テケンネ／ｌ／に書込まれ、さらＫこれ
が繰返されることにより、カウンタ３２３が４サイクル
動作するごとにリフレッシ−される４チヤンネルのデー
タが常にレジスタ３２１の中に存在するような動作が得
られる。

次に、シフトレジスタ１０４によるレジスタ３２１のデ
ータの読取り動作について説明する。

受信フレーム（第６図）の処理が終ると、シフトレジス
タ１０４のＱ、、Ｑ、ビットのデータがレジスタ９０に
与えられ、そこに保持される。このレジスタ９０のデー
タはデコーダ９１に与えられ、その人力Ｅが供給された
ときに出力ｋＬＳ。ないしＲ８，のいずれに信号が発生
ずるかが決定される。そこで制御信号ＲＥ　Ａ　Ｄ　Ｅ
Ｎ　Ａがインバータを介してデコーダ９１のＥ入力に供
給されたとき、４チヤンネルのゲート３２２のいずれの
チャンネルが開くのががＣＣＵ側からの受信信号ＲＸＤ
のＱ、、Ｑ、のビットに挿入すべきデータで制御される
ことになる。

一方、’ｌゲート２２はレジスタ３２１のいずれのチャ
ンネルのデータがシフトレジスタ１０４のＡＤデータと
して格納されるかを制御するものであるから、結局、Ｃ
ＣＵは受信信号ＲＸＤのＱ、、Ｑ、ビットに挿入したデ
ータにより、シフトレジスタ３２２のＱｏないしＱ、に
格納して取込むべきＡＤデータのチャンネルを指定する
ことができる。

そして、この実施例では、カウンタ３２３によるシーケ
ンシャルな動作によりレジスタ３２１の中には常にＡＤ
データが用意されているため、受信信号ＲＸＤの受信に
続く送（ｉ信号’Ｉ’ＸＤの送出タイミングでのＡＩ）
データの取込みに遅れを生じる虞れは全くない。

ところで、この実施例では、受信信号１（、ＸＤの受信
に伴なうレジスタ３２１からシフトレジスタ１０４への
ＡＤデータの取込み動作と、カウンタ３２３ニよるシフ
トレジスタ３２０からレジスタ３２１へのＡＤデータの
書込み動作とが独立に行なわれているため、これらの動
作タイミングが一致して発生する場合を生じ、このとき
には、レジスタ３２１のデータに乱れを生じて誤まった
データがＡＤデータとしてシフトレジスタ１０４に格納
され、ＣＣＵに伝送されてしまう虞れを生じる。

そこで、第９図の実施例では、ナントゲート９３を設け
、信号ＲＥＡＤＥＮＡが発生しているタイミングでは信
号Ｗ几Ｉ’Ｉ’ＥＥＮＡがインヒビットされて信号Ｅが
デコーダ９２に入力されないようにし、これによりレジ
スタ３２１からＡＤデータがシフトレジスタ１０４に取
込まれているタイミングでは、シフトレジスタ３２０に
ょるＡＤデータのりフレッシユが禁止されるようにして
いる。

従って、この実施例によれば、ＡＤデータのシフトレジ
スタ１０４への取込みに誤りを生じる虞れを少くし、さ
らに確実なＡＤデータの伝送を可能にすることができる
。

〔発明の効果、〕１以上説明したように、本発明によれば、Ａ／Ｄのアナロ
グデータからディジタルデータへの変換動作に必要な時
間遅れと無関係に、Ａ／Ｄ変換データの伝送を直ちに行
なうことができるから、従来技術の欠点を除き、Ａ／Ｄ
の変換動作によるデータ伝送速度の低下を生じることが
な（、常に充分な伝送速反を与えることかできるデータ
伝送方式を容易に提供することができる。

【図面の簡単な説明】

第１図は自動車内集約配線システムの一例を示す説明図
、第２図は本発明によるデータ伝送方式の一実施例を示
すブロック構成図、第３図は各端末処理装鈑の一実施例
を示すブロック図、第４図は第３図をさらに詳細にした
ブロック図、第５図はデータ内容の一実施例を示す説明
図、第６図は伝送波形の一実施例を示す説明図、第７図
は七−ド選択の一実施例を示す説明図、第８図はＤＩＯ
モードにおける本発明の一実施例の動作を説明するため
のタイミングチャート、第９図及び第１０図はさらに具
体的に構成した本発明の一実施例を示す回路図、第１１
図はその動作説明用のタイミングチャートである。１０・・・・・・中央処理装置、加・・・・・・信号伝
送路、加〜３２・・・・・・端末処理装置、お・・・・
・・通信制御装式、４０・・・・・・Ａ／Ｄ　（アナロ
グ・ディジタル変換器）、５１〜５８・・・・・・外部
負荷、１０１・・・・・・制御回路、１０２・・・・・
・同期回路、１０３・・・・・・アドレス比較回路、１
０４・曲・シフトレジスタ、１０５・・・・・・工１０
バッファ、１０６・・・・・・Ａ／Ｄ制御回路、１０７
・・・・・・クロック発生器、３０１・・・・・・同期
回路、３０２・・・・・・カウンタ、３０３・・・・・
・シーケンスカウンタ、３０４・・・・・・シーケンス
デコーダ、３０５・・・・・・異常検出器、３０６・・
・・・・アドレスデコーダ、３０７・・・・・・コンパ
レータ、３０８・・・・・・エラー検出回路、３１０・
・・・・・複合ゲート、３１１・・・・・・エクスクル
−シブオアゲート、３１２・・・・・・アンドゲート、
３２０・・・・・・シフトレジスタ、３２１・・・・・
・レジスタ、３２２・・・・・・ゲート、３２３・・・
・・・カウンタ、３２４・・・・・・Ａ／Ｄ制御用信号
発生回路、３２５・・・・・・カウンタ。第　１　　目唇　２［１第　５　目秦　６　困弔　７Ｉｌｉ０

Claims

【特許請求の範囲】１、　アナログ・ディジタル変換器を備え、間欠的に発
生するデータ伝送要求に応じてディジタル情報化したア
ナログ情報の伝送を行なうようにしたデータ伝送方式に
おいて、上記アナログ・ディジタル変換器の変換動作を
所定のタイミングごとに周期的に行なわせる制御手段と
、上記アナログ・ディジタル変換器のディジタル出力を
蓄積するレジスタとを設け、上記アナログ・ディジタル
変換器の変換タイミングと無関係Ｋ、ディジタル情報化
したアナログ情報の伝送が上記データ伝送要求に応じて
直ちに行なえるように構成したことを特徴とするデータ
伝送方式。２、特許請求の範囲第１項において、上記レジスタに対
する上記アナログ・ディジタル変換器のディジタル出力
の誓込みを制御する手段を設け、上記伝送要求の発生タ
イミングでの上記レジスタに対するデータ曹替えが禁止
されるように構成したことを特徴とするデータ伝送方式
。