JPS59193043A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59193043A JPS59193043A JP58066412A JP6641283A JPS59193043A JP S59193043 A JPS59193043 A JP S59193043A JP 58066412 A JP58066412 A JP 58066412A JP 6641283 A JP6641283 A JP 6641283A JP S59193043 A JPS59193043 A JP S59193043A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- film
- oxide film
- region
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
- H10P90/1908—Preparing SOI wafers using silicon implanted buried insulating layers, e.g. oxide layers [SIMOX]
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はソース電極およびゲート電極を上面に、ドレイ
ン電極を裏面に持つ縦型ＭＯ８−ＦＥＴの構造に関する
ものである。
ン電極を裏面に持つ縦型ＭＯ８−ＦＥＴの構造に関する
ものである。
従来、縦型ＭＯ８−ＦＥＴを形成する場合、ゲート酸化
膜保診の為、第１図に示すように保睦ダイオードとして
のツェナーダイオード（Ａ部）を入れることが望ましい
。すなわち、−導電、型の半導体基板１の裏面にはドレ
イン電極１０が形成されており、表面には反対導電型の
第１の不純物領域４が複数個設けられている。この第１
の不純物領域４中にソース領域となる一導電型の第２の
不純物領域５とが設けられ、第１の不純物領域４間の基
板１の表面には、内部にゲート電極となるポリシリコン
層３を有する酸化膜２が形成されている。
膜保診の為、第１図に示すように保睦ダイオードとして
のツェナーダイオード（Ａ部）を入れることが望ましい
。すなわち、−導電、型の半導体基板１の裏面にはドレ
イン電極１０が形成されており、表面には反対導電型の
第１の不純物領域４が複数個設けられている。この第１
の不純物領域４中にソース領域となる一導電型の第２の
不純物領域５とが設けられ、第１の不純物領域４間の基
板１の表面には、内部にゲート電極となるポリシリコン
層３を有する酸化膜２が形成されている。
第１および第２の不純物領域４，５の露出部はソース電
極８と接触している。
極８と接触している。
ツェナーダイオードは第１の不純物領域４の１つに形成
されており、この不純物領域４中には一導電型の第３の
不純物領域６とこれと接している反対導電型の第４の不
純物領域７がダイオード接合を形成するように形成され
ている。表面の酸化膜２中にはやはりポリシリコン層３
を鳴し、ゲート電極９は真中に位置する第４の不純物領
域７に接触している。
されており、この不純物領域４中には一導電型の第３の
不純物領域６とこれと接している反対導電型の第４の不
純物領域７がダイオード接合を形成するように形成され
ている。表面の酸化膜２中にはやはりポリシリコン層３
を鳴し、ゲート電極９は真中に位置する第４の不純物領
域７に接触している。
このように保護ダイオード（Ａ部）を入れると、ＰＮＰ
Ｎのサイリスクが、ゲート電極９と、ドレイン電極１０
間でできてしまう（以後、サイリスタ・アクションと鉢
ぶ）。このため、保護ダイオードを縦型ＭＯ８−ＦＥＴ
に入れることができず、ゲ−ト耐量の小さい、縦型ＭＯ
８−ＦＥＴしか製作することができなかった。
Ｎのサイリスクが、ゲート電極９と、ドレイン電極１０
間でできてしまう（以後、サイリスタ・アクションと鉢
ぶ）。このため、保護ダイオードを縦型ＭＯ８−ＦＥＴ
に入れることができず、ゲ−ト耐量の小さい、縦型ＭＯ
８−ＦＥＴしか製作することができなかった。
本発明の目的は、サイリスタ・アクションしない保護ダ
イオードを持つ即ち、ゲート耐量の大きい縦型ＭＯ８−
ＦＥＴを提供することである。
イオードを持つ即ち、ゲート耐量の大きい縦型ＭＯ８−
ＦＥＴを提供することである。
本発明の特徴は、縦型ＭＯ８，ＦＥＴにおいで、表面に
酸素のイオン注入（例えは、１００ｋｅＶ〜２００ｋｅ
Ｖ１１ＸＩＯ”−１−１０”ｄのｉ件）ヲ行ｆｘイ、そ
の後熱処理して、半導体基板中にｓｉｏ、で囲まれた半
導体領域を形成し、この５ｉｎ２によシ囲まれた半導体
領域に、ツェナー・ダイオード等の保護素子を拡散もし
くは、イオン注入にて形成することにある。
酸素のイオン注入（例えは、１００ｋｅＶ〜２００ｋｅ
Ｖ１１ＸＩＯ”−１−１０”ｄのｉ件）ヲ行ｆｘイ、そ
の後熱処理して、半導体基板中にｓｉｏ、で囲まれた半
導体領域を形成し、この５ｉｎ２によシ囲まれた半導体
領域に、ツェナー・ダイオード等の保護素子を拡散もし
くは、イオン注入にて形成することにある。
本発明によれは、サイリスタ・アクシロンしない保護ダ
イオード（ツェナー・ダイオード）を持つ縦型ＭＯ８−
ＦＨＴを作ることができ、ゲート酸化膜の保護に役立て
ることができる。
イオード（ツェナー・ダイオード）を持つ縦型ＭＯ８−
ＦＨＴを作ることができ、ゲート酸化膜の保護に役立て
ることができる。
本発明を図面を用いてよシ眸細に説明する。
第２図（ａ）〜（ｄ）に保論ダイオード部の形成方法を
示す。まず、第２図（ａ）に示すように、−導電型（例
えばＮ型）半導体基板１に酸化膜２ｆｃ成長させ、さら
に、７オトリングラフイ技術により窓あけを行ない、フ
ォトリングラフィのレジストｋｍりだまま、酸素のイオ
ン注入を、例えは１００ｋｅ’Ｖ〜２００ｋｅ■、注入
搦ＩＸＩ Ｏ”−ＩＸＩ Ｏ”ｃｒｄで注入する。レジ
ストを除去し、これを熱処理し、例えば、１０００’０
． Ｎ２．１０分して、酸化膜１３を半導体基板１中に
形成する（（ｂ）図）。この酸化膜１３により、囲まれ
た半導体基板ｌの部分１４中に酸化膜を形成し、それを
フォト・リンクラフィ技術により、窓ありを行なってマ
スクとしての酸化膜１５を形成する（（Ｃ）図）。その
後、拡散もしくは、イオン注入に：す、反対４電型の鴇
域１６を部分的に形成する（（ｄ）図）。
示す。まず、第２図（ａ）に示すように、−導電型（例
えばＮ型）半導体基板１に酸化膜２ｆｃ成長させ、さら
に、７オトリングラフイ技術により窓あけを行ない、フ
ォトリングラフィのレジストｋｍりだまま、酸素のイオ
ン注入を、例えは１００ｋｅ’Ｖ〜２００ｋｅ■、注入
搦ＩＸＩ Ｏ”−ＩＸＩ Ｏ”ｃｒｄで注入する。レジ
ストを除去し、これを熱処理し、例えば、１０００’０
． Ｎ２．１０分して、酸化膜１３を半導体基板１中に
形成する（（ｂ）図）。この酸化膜１３により、囲まれ
た半導体基板ｌの部分１４中に酸化膜を形成し、それを
フォト・リンクラフィ技術により、窓ありを行なってマ
スクとしての酸化膜１５を形成する（（Ｃ）図）。その
後、拡散もしくは、イオン注入に：す、反対４電型の鴇
域１６を部分的に形成する（（ｄ）図）。
マスクとしての酸化膜１５を除去したものが第３図であ
る。ンースを極は領域１８に、ゲート電極は領域１７に
形成してツェナー・ダイオードを形成する。従って、酸
化膜１３により半導体基板１から分離されている為、半
導体基板１との間に寄生素子を生じないツェナー・タイ
オードができあがる。もちろんＰＮＰ、ＮＰＮどちらの
ツェナー・ダイオードを形成してもよい。
る。ンースを極は領域１８に、ゲート電極は領域１７に
形成してツェナー・ダイオードを形成する。従って、酸
化膜１３により半導体基板１から分離されている為、半
導体基板１との間に寄生素子を生じないツェナー・タイ
オードができあがる。もちろんＰＮＰ、ＮＰＮどちらの
ツェナー・ダイオードを形成してもよい。
本発明を用いた縦型ＭＯ８−ＦＥＴ４第４図に示す。
第１図のものと同じものには同じ参照番号を付しである
。相違は保設素子としてのツェナー・ダイオード部にあ
ｐ１第１の不純物領域４甲に酸化膜１３で分離された領
域１４．１６を有している。
。相違は保設素子としてのツェナー・ダイオード部にあ
ｐ１第１の不純物領域４甲に酸化膜１３で分離された領
域１４．１６を有している。
領域１４は第１の不純物領域４と同じ導電型であυ、領
域１６は反対導電型で、これらでツェナー・ダイオード
を構成している。ゲート電極９は領域１６に形成されて
いる。
域１６は反対導電型で、これらでツェナー・ダイオード
を構成している。ゲート電極９は領域１６に形成されて
いる。
このように、本発明によれば、酸素のイオン注入により
、酸化膜１３をシリコン中に形成し、その酸化膜１３に
より囲まれた領域にツェナー・ダイオードを形成するこ
とにより、サイリスク・アクシ１ンの及ない。縦型ＭＯ
８−ＦＥＴを製作することができる。また、酸化膜１３
によって他の部分から絶縁分離した領域中に電子的素子
が他の部分との寄生効果を生じる仁となく形成できるの
で、ツェナー・ダイオードに限らず、一般の半導体素子
中に他の素子を作る時きわめて有効である。
、酸化膜１３をシリコン中に形成し、その酸化膜１３に
より囲まれた領域にツェナー・ダイオードを形成するこ
とにより、サイリスク・アクシ１ンの及ない。縦型ＭＯ
８−ＦＥＴを製作することができる。また、酸化膜１３
によって他の部分から絶縁分離した領域中に電子的素子
が他の部分との寄生効果を生じる仁となく形成できるの
で、ツェナー・ダイオードに限らず、一般の半導体素子
中に他の素子を作る時きわめて有効である。
第１図は従来の構造を示す断面図でおる。
第２図（ａ）〜（ｄ）は本発明の数を作る製造工程を示
しだ断面図である。 第３図は本発明の一実施例によるツェナー・ダイオード
の断面図でるる。 第４図は本発明を用いた、縦型ＭＯ８・ｌ” Ｅ Ｔの
構造の一例を示す断面図である。 ｌ・・・・・・−導電型半導体基板、２・・・・・・酸
化膜、３・・・・・・ポリ・シリコン（ゲート’＝＆）
、４・・・・・・反対導電型の第１の不純物領域、５・
・・・・・−漕、電型の第２の不純物領域（ソース領域
）、６・・・・・・−２４電型の第３の不純物領域、７
・・・・・・反対導電鮭の第４の不純物領域、８・・・
・・・ソース電極、９・・・・・・ゲートπＩ：極、ｌ
Ｏ・・・・・・ドレイン電４Ｌ １ｘ・・・・・・レ
ジスト、１２・・・・・・酸素イオン注入、１３・・・
・・・酸化膜、１４・・・・・・半導体基板の一部、１
５・・・・・・酸化膜、１６・・・・・反対導電型の領
域、１７・・・・・・ゲート領域（ツェナー・ダイオー
ドにおりる）、１８・・・・・・ソース領域（ツェナー
・ダイオードにおける）。 箔３閉
しだ断面図である。 第３図は本発明の一実施例によるツェナー・ダイオード
の断面図でるる。 第４図は本発明を用いた、縦型ＭＯ８・ｌ” Ｅ Ｔの
構造の一例を示す断面図である。 ｌ・・・・・・−導電型半導体基板、２・・・・・・酸
化膜、３・・・・・・ポリ・シリコン（ゲート’＝＆）
、４・・・・・・反対導電型の第１の不純物領域、５・
・・・・・−漕、電型の第２の不純物領域（ソース領域
）、６・・・・・・−２４電型の第３の不純物領域、７
・・・・・・反対導電鮭の第４の不純物領域、８・・・
・・・ソース電極、９・・・・・・ゲートπＩ：極、ｌ
Ｏ・・・・・・ドレイン電４Ｌ １ｘ・・・・・・レ
ジスト、１２・・・・・・酸素イオン注入、１３・・・
・・・酸化膜、１４・・・・・・半導体基板の一部、１
５・・・・・・酸化膜、１６・・・・・反対導電型の領
域、１７・・・・・・ゲート領域（ツェナー・ダイオー
ドにおりる）、１８・・・・・・ソース領域（ツェナー
・ダイオードにおける）。 箔３閉
Claims (1)
- 半導体基板中に絶縁Ｍを形成してその一部を他から分離
し、この絶縁膜に囲まれた領域中に半導体素子を形成し
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066412A JPS59193043A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066412A JPS59193043A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59193043A true JPS59193043A (ja) | 1984-11-01 |
Family
ID=13315053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066412A Pending JPS59193043A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4863878A (en) * | 1987-04-06 | 1989-09-05 | Texas Instruments Incorporated | Method of making silicon on insalator material using oxygen implantation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935029A (ja) * | 1972-08-03 | 1974-04-01 |
-
1983
- 1983-04-15 JP JP58066412A patent/JPS59193043A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935029A (ja) * | 1972-08-03 | 1974-04-01 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4863878A (en) * | 1987-04-06 | 1989-09-05 | Texas Instruments Incorporated | Method of making silicon on insalator material using oxygen implantation |
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