JPS59194468A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59194468A JPS59194468A JP58068612A JP6861283A JPS59194468A JP S59194468 A JPS59194468 A JP S59194468A JP 58068612 A JP58068612 A JP 58068612A JP 6861283 A JP6861283 A JP 6861283A JP S59194468 A JPS59194468 A JP S59194468A
- Authority
- JP
- Japan
- Prior art keywords
- type
- polycrystalline
- impurity
- layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に半導体基板上これと接
して形成された多結晶半導体層を有する半導体装置に関
する。
して形成された多結晶半導体層を有する半導体装置に関
する。
半導体基板上にこれと接して形成された多結晶半導体層
は、半導体領域への電極配線として利用されると共に、
多結晶半纏体層を拡散源として基板内に不純物領域を形
成すれば、浅い接合深さを有する領域が形成されること
から、広く使用されている。基板上の多結晶半導体層を
電極配線として使う場合も拡散源として利用する場合に
も、この多結晶半纏体層には該層が接触する半導体領域
と同一導電型を呈する不純物が含まれている。
は、半導体領域への電極配線として利用されると共に、
多結晶半纏体層を拡散源として基板内に不純物領域を形
成すれば、浅い接合深さを有する領域が形成されること
から、広く使用されている。基板上の多結晶半導体層を
電極配線として使う場合も拡散源として利用する場合に
も、この多結晶半纏体層には該層が接触する半導体領域
と同一導電型を呈する不純物が含まれている。
このように不純物を含んだ多結晶層を形成した後に熱処
理が施されると、その熱処理によシ多結晶層からの不純
物拡散により多結晶層が接する領域の接合深さが深くな
る。また、多結晶Ｊ―を拡散源として基板中に特にＰ型
領域を形成する場合、現在はボロンが実用的に広く用い
られている唯一のＰ型不純物だが、ボロンは拡散係数が
比較的大きいため、浅い接合（例えば、０．１μｍ以下
）形成が困難となる。
理が施されると、その熱処理によシ多結晶層からの不純
物拡散により多結晶層が接する領域の接合深さが深くな
る。また、多結晶Ｊ―を拡散源として基板中に特にＰ型
領域を形成する場合、現在はボロンが実用的に広く用い
られている唯一のＰ型不純物だが、ボロンは拡散係数が
比較的大きいため、浅い接合（例えば、０．１μｍ以下
）形成が困難となる。
本発明は、多結晶半導体層下の半導体領域の接合深さを
浅くし得る半導体装置を提供するものであ゛る。
浅くし得る半導体装置を提供するものであ゛る。
本発明は一４電型の半導体領域上にこれと接して形成さ
れ一４電型となる多結晶層が一導電型を呈する不純物お
よび他導電型を呈する不純物の双方を含むことを特徴と
する。
れ一４電型となる多結晶層が一導電型を呈する不純物お
よび他導電型を呈する不純物の双方を含むことを特徴と
する。
本発明を実施例に従って図面によシ説明する。
第１図は、本発明の一実施例を水子ものでるって基板上
の多結晶層を拡散源としてｎｐｎ ）ランジスタのベー
スおよびエミッタ領域を形成した場合の実施例を示す。
の多結晶層を拡散源としてｎｐｎ ）ランジスタのベー
スおよびエミッタ領域を形成した場合の実施例を示す。
まず、第１図（ａ）のように、ｎ型シリコン基板１上に
０．５μｍの酸化膜２を成長させた後、これを通常のフ
ォトリングラフイーによ１） バターニングし開口３を
形成させる。
０．５μｍの酸化膜２を成長させた後、これを通常のフ
ォトリングラフイーによ１） バターニングし開口３を
形成させる。
次に、第１図（ｂ）に示すように、ノンドープト多結晶
シリコン膜４を約０．３μｍ成長させる。その後が本発
明の特徴を示す工程でるる。すなわち、第１図（Ｃ）に
示すようにまずｎ型不純物５ついでＰ型不純物５′をイ
オン注入によシ多結晶シリコン、 層４内に注入する
。例えば、ｎ型不純物としてヒ累、ＰＪ不純物としてボ
ロンが使用できる。本発明ではこのときのｎ型不純物の
多結晶シリコン内での平均１１１度をコントロールする
ことにより後の押込工程での多結晶シリコン４中から基
板１内へ拡散するＰ型不純物の拡散深さくｘｊ）をコン
トロールする。拡散深さくｘＤを精度よくコントロール
するためには、ｎ型不純物とＰ型不純物の多結晶シリコ
ン４内でのｌｌ！１１度比を適切に選ぶ必要がある。多
結晶シリコン膜４中でのｎ型不純物の平物濃度がＰ型不
純物の平均濃度よりも大きいと、後の熱処理で基板内に
ｎ型不純物がＰ型不純物と同時に拡散されたとき、基板
中でのｎ型不純物１１１度がＰ型不純物ＩＩｋ度よシも
大きい場合が生じる。従って、多結晶シリコン膜中での
ｎ型不純物の平均濃度は、後に多結晶シリコン膜中に導
入されるＰ型不純物の多結晶シリコン膜中での平均濃度
以下に抑える必要がある。通常は、この濃度は１０Ｌ−
１０２１ｃｉｓの範囲内にあシ、Ｐ型不純物のイオン注
入条件、多結晶シリコン膜厚、後の熱処理工程後に必要
とされるＰ型不純物の基板内での拡散深さくＸ」）等に
応じた適切な値を設定する。定性的には、Ｎ！不純物濃
度を大きくするほど後の熱処理時で基板内部へ拡散され
るＰ型不純物量が抑制されるのでｘｊを小さくできる。
シリコン膜４を約０．３μｍ成長させる。その後が本発
明の特徴を示す工程でるる。すなわち、第１図（Ｃ）に
示すようにまずｎ型不純物５ついでＰ型不純物５′をイ
オン注入によシ多結晶シリコン、 層４内に注入する
。例えば、ｎ型不純物としてヒ累、ＰＪ不純物としてボ
ロンが使用できる。本発明ではこのときのｎ型不純物の
多結晶シリコン内での平均１１１度をコントロールする
ことにより後の押込工程での多結晶シリコン４中から基
板１内へ拡散するＰ型不純物の拡散深さくｘｊ）をコン
トロールする。拡散深さくｘＤを精度よくコントロール
するためには、ｎ型不純物とＰ型不純物の多結晶シリコ
ン４内でのｌｌ！１１度比を適切に選ぶ必要がある。多
結晶シリコン膜４中でのｎ型不純物の平物濃度がＰ型不
純物の平均濃度よりも大きいと、後の熱処理で基板内に
ｎ型不純物がＰ型不純物と同時に拡散されたとき、基板
中でのｎ型不純物１１１度がＰ型不純物ＩＩｋ度よシも
大きい場合が生じる。従って、多結晶シリコン膜中での
ｎ型不純物の平均濃度は、後に多結晶シリコン膜中に導
入されるＰ型不純物の多結晶シリコン膜中での平均濃度
以下に抑える必要がある。通常は、この濃度は１０Ｌ−
１０２１ｃｉｓの範囲内にあシ、Ｐ型不純物のイオン注
入条件、多結晶シリコン膜厚、後の熱処理工程後に必要
とされるＰ型不純物の基板内での拡散深さくＸ」）等に
応じた適切な値を設定する。定性的には、Ｎ！不純物濃
度を大きくするほど後の熱処理時で基板内部へ拡散され
るＰ型不純物量が抑制されるのでｘｊを小さくできる。
第１図（ｄ）における拡散層（７）はこのようにして押
込み拡散によシ形成されたものである。この拡散層７が
その後のトランジスタのベースとなる。
込み拡散によシ形成されたものである。この拡散層７が
その後のトランジスタのベースとなる。
次に、ふたたびｎ型不純物をイオン注入によｐ多結晶シ
リコン４内に導入する。これは後のエミッタを形成する
ためのものでロシ、多結晶シリコン膜４中での平均＃厩
が約１０１〜１０” ｃｍ”となシ、かつ先に導入した
Ｐ型不純物の濃度以上になるように定める。その後、第
１図（ｄ）に示すようにＣＶＤ酸化膜６を多結晶シリコ
ン４上に形成し、通常のフォトリソガラフィおよびドラ
イエツチング技術を用いてＣＶＤ酸化膜６および多結晶
シリコン膜４をエツチングし後のベースコンタクトとな
る領域を開口する。
リコン４内に導入する。これは後のエミッタを形成する
ためのものでロシ、多結晶シリコン膜４中での平均＃厩
が約１０１〜１０” ｃｍ”となシ、かつ先に導入した
Ｐ型不純物の濃度以上になるように定める。その後、第
１図（ｄ）に示すようにＣＶＤ酸化膜６を多結晶シリコ
ン４上に形成し、通常のフォトリソガラフィおよびドラ
イエツチング技術を用いてＣＶＤ酸化膜６および多結晶
シリコン膜４をエツチングし後のベースコンタクトとな
る領域を開口する。
その後、ふたたびＣＶＤ酸化膜８を成長させる（第１図
（ｅ））。
（ｅ））。
次にリアクティブ・イオンエツチングによシこのＣＶＤ
酸化膜８をエツチングし、多結晶シリコン膜４の側面に
のみ残す（第１図（ｆ））。
酸化膜８をエツチングし、多結晶シリコン膜４の側面に
のみ残す（第１図（ｆ））。
その後押込みを行ない多結晶シリコン膜４中から基板内
へ、ｎ型不純物を拡散させてエミッタ領域ｌＯを形成す
る。次にベース領域７のコンタクト抵抗を下げるためＰ
型不純物の拡散を８００°〜９００℃の低温にて行なう
。その後、ＣＶＤ酸化膜のエミッタ・コンタクト窓を開
け、メタル電極１１．１１’を形成する（第１図（ｇ）
）。
へ、ｎ型不純物を拡散させてエミッタ領域ｌＯを形成す
る。次にベース領域７のコンタクト抵抗を下げるためＰ
型不純物の拡散を８００°〜９００℃の低温にて行なう
。その後、ＣＶＤ酸化膜のエミッタ・コンタクト窓を開
け、メタル電極１１．１１’を形成する（第１図（ｇ）
）。
以上のべたように、本発明による方法は特に浅い接合深
さを形成するのに有効である。なお、上図例ではイオン
注入によるＰ型不純物の基板内への導入量のコントロー
ル例を示したが、イオン注入の代少に、熱拡散法あるい
はドープトポリシリコン等による方法を用いることも可
能である。また、本発明を多結晶シリコン層を拡散源と
した実施例で述べたが、るらかしめ形成された半導体領
域上に多結晶ノーを有するものでもｌｉ’ｒＪ様に適用
できる。すなわち、多結晶層中にＮｆｆ１を呈する不純
物（ヒ素）およびＰ型を呈する不純物（ボロン）を含ま
せかつ多結晶層が接する領域がボロン拡散に形成された
Ｐ型ならばＰ温を呈する不純物の膜中での平均＠夏をＮ
２を呈する不純物のそれよりも大きくすることによって
、その後の熱処理によって多結晶層中からのＰ型不純物
が抑えられ、多結晶層が接するＰ型領域の接合深さの増
大が抑制される。
さを形成するのに有効である。なお、上図例ではイオン
注入によるＰ型不純物の基板内への導入量のコントロー
ル例を示したが、イオン注入の代少に、熱拡散法あるい
はドープトポリシリコン等による方法を用いることも可
能である。また、本発明を多結晶シリコン層を拡散源と
した実施例で述べたが、るらかしめ形成された半導体領
域上に多結晶ノーを有するものでもｌｉ’ｒＪ様に適用
できる。すなわち、多結晶層中にＮｆｆ１を呈する不純
物（ヒ素）およびＰ型を呈する不純物（ボロン）を含ま
せかつ多結晶層が接する領域がボロン拡散に形成された
Ｐ型ならばＰ温を呈する不純物の膜中での平均＠夏をＮ
２を呈する不純物のそれよりも大きくすることによって
、その後の熱処理によって多結晶層中からのＰ型不純物
が抑えられ、多結晶層が接するＰ型領域の接合深さの増
大が抑制される。
第１図（ａ）乃至（ｇ）は本発明の一実施例を示すトラ
ンジスタの各製造工程の断面図である。 ｌ・・・・・・シリコン基板、２・・・・・・ば化膜、
３・・・・・・ペース領域を形成するための開口、４・
・・・・・多結晶シリ；ン膜、５・・・・・・ｎ型不純
物のイオン、５′・・・・・・Ｐ型不純物のイオン、６
・・・・・・ＣＶＤ酸化膜、７・・・・・・Ｐ型拡散層
（ペース）、８・・・・・・ＣＶＤ酸化膜、９・・・・
・・ベースコンタクト領域、ｌＯ・・・・・・ｎ型拡散
層（エミッタ）、１１．１１’・・・・・・メタル電極
。 ψ− 代理人 弁理士 円 原 晋（”、’；：ｙす？。 １、ｆ、４二 −−− タち ７ 図
ンジスタの各製造工程の断面図である。 ｌ・・・・・・シリコン基板、２・・・・・・ば化膜、
３・・・・・・ペース領域を形成するための開口、４・
・・・・・多結晶シリ；ン膜、５・・・・・・ｎ型不純
物のイオン、５′・・・・・・Ｐ型不純物のイオン、６
・・・・・・ＣＶＤ酸化膜、７・・・・・・Ｐ型拡散層
（ペース）、８・・・・・・ＣＶＤ酸化膜、９・・・・
・・ベースコンタクト領域、ｌＯ・・・・・・ｎ型拡散
層（エミッタ）、１１．１１’・・・・・・メタル電極
。 ψ− 代理人 弁理士 円 原 晋（”、’；：ｙす？。 １、ｆ、４二 −−− タち ７ 図
Claims (2)
- （１）導電壓の半尋体領域上にこれと接して形成された
一棉′［ｄ型の多結晶半導体層を有する半導体装置にお
いて、前記多結晶半導体層に一導送）Ｊ！を呈する不純
物と他導型を呈する不純物とが含まれていることを特徴
とする半導体装置。 - （２）前記他導電型を呈する不純物の前記多結晶半導体
層中における平均濃就は前Ｍｅ−導電型を呈する不純物
の前！ｉ１：！手導体領域へ拡散される不純物量を抑制
するような濃度であることを特徴とする特許請求の範囲
部１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068612A JPS59194468A (ja) | 1983-04-19 | 1983-04-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068612A JPS59194468A (ja) | 1983-04-19 | 1983-04-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59194468A true JPS59194468A (ja) | 1984-11-05 |
Family
ID=13378757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068612A Pending JPS59194468A (ja) | 1983-04-19 | 1983-04-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194468A (ja) |
-
1983
- 1983-04-19 JP JP58068612A patent/JPS59194468A/ja active Pending
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