JPS59198595A - Ｅｐｒｏｍ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果ト
ランジスタ）で構成されたＥＰＲＯＭ　（エレクトリカ
リ・プログラマブル・リード・オンリー・メモリ）装置
に関するもので、例えば、ＦＡＭＱＳ　（フローティン
グ・アバランシュインジェクションＭＯ３ＦＥＴ）のよ
うな半導体素子を記憶素子（メモリセル）とするＥＰＲ
ＯＭ装置に有効な技術に関するものである。

〔背景技術〕

ＦＡＭＱＳ　（フローティング・アバランシュインジェ
クションＭＯＳ　Ｆ　ＥＴ）のような半導体素子を記憶
素子（メモリセル）とするＥＰＲＯＭ装置が公知である
。

従来のＥＰＲＯＭ装置においては、書込み用高電圧端子
ＶｐＩ）とワード線との間にディプレッション型ＭＯ３
ＦＥＴで構成された高抵抗負荷を設けて、選択されたワ
ード線を高電圧ｖｐｐとするものである。ところが、読
み出し動作においては、上記高電圧端子Ｖｐｐには５ｖ
のような電圧が供給されるものであるので、非選択のワ
ード線において上記高抵抗負荷とＸアドレスデコーダと
の間で５μＡ〜６μＡ程度のリーク電流が流れるものと
なる。特に、２５６にビットのような大記憶容量化を図
ったＥＰＲＯＭ装置では、上記リーク電流が全体で１０
ｍＡを越えるような大きな電流値となってしまう。

そこで、スイッチＭＯ３ＦＥＴを介して書込み動作時に
のみ上記高電圧ｖｐｐを高抵抗負荷手段に供給すること
が考えられる。しかし、この場合には、スイッチＭＯ３
ＦＥＴのしきい値電圧骨だけ選択されたワード線の書込
み電圧が低下するので書込み速度が遅くなってしまうと
いう問題が生じるものとなる。

〔発明の目的〕

この発明の目的は、書込み速度を損なうことなく非選択
ワード線におけるリーク電流の削減を図ったＥＰＲＯＭ
装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面がら明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、書込み制御信号によりオン状態となるスイッ
チＭＯ３ＦＥＴによって書込み動作時のみに書込み用高
電圧ｖｐｐをワード線の負荷手段に供　　　　給すると
ともに、上記書込み制御信号を利用したブートストラッ
プ回路によってそのゲート電圧を昇圧するものである。

〔実施例〕

第１図には、この発明をＥＰＲＯＭに適用した場合のメ
モリアレイ部の一実施例の回路図が示さ　　　　　゛れ
ている。

同図に示されているの各回路素子は、公知のＭＯ８半導
体集積回路の製造技術によって、シリコンのような半導
体基板上において形成される。

同図に示されているＥＰＲＯＭ装置おいては、図示しな
い外部端子から図示しないアドレスバッファに外部アド
レス信号が供給される。アドレスバッファは、相補対ア
ドレス信号（外部アドレス信号に対応したアドレス信号
と、それに対して位相反転されたアドレス信号）を形成
して、それをアドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲ
に供給する。

アドレスデコーダＸ−ＤＣＲは、その相補対アドレス信
号に従ったメモリアレイＭ−ＡＲＹにおけるワード線Ｗ
の選択信号を形成する。

アドレスデコーダＹ−ＤＣＲは、その相補対アドレス信
号に従ったメモリアレイＭ−ＡＲＹのデータ線りの選択
信号を形成する。

上記メモリアレイＭ−ＡＲＹは、複数のＦＡＭＯ３）ラ
ンジスタ、ワード線及びデータ線によって構成される。

同図には、その代表として複数のＦＡＭＯ３）ランジス
タ（不揮発性メモリ素子・・ＭＯ３ＦＥＴＱＩ〜Ｑ６）
と、ワード線Ｗｌ。

Ｗ２及びデータ線Ｄ１〜Ｄｎが示されている。

上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れたＦＡＭＯ３）ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６）
のコントロールゲートは、それぞれ対応するワード線Ｗ
ｌ　　（Ｗ２）に接続され、同じ列に配置されたＦＡＭ
ＯＳトランジスタＱｌ。

Ｑ４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデー
タ線Ｄ１〜Ｄｎに接続されている。

そして、上記ＦＡＭＯ３Ｉ−ランジスタのそれぞれのソ
ースは、共通ソース線Ｃ８に結合される。

特に制限されないが、この実施例においては、書込み信
号ｙｅを受けるディプレッション型ＭＯ３ＦＥＴＱＩＯ
を介して上記共通ソース線ＣＳが接地される。また、上
記各データ線Ｄ１〜Ｄｎは、カラム（列）選択スイッチ
ＭＯ３ＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤに
接続される。

この共通データ線ＣＤには、外部端子Ｉ１０から入力さ
れる書込み信号を受ける書込み用のデータ人カバソファ
ＤＩＢの出力端子が接続される。

また、次に説明するレベルリミッタ回路と、このレベル
リミッタ回路に設けられた増幅ＭＯ３ＦＥＴＱ１５を通
した出力信号を受けるセンスアンプＳＡと、このセンス
アンプＳＡの増幅出力を受けるデータ出力バッファＤＯ
Ｂとが設けられている。

上記レベルリミッタ回路は、特に制限されないが、次の
ような回路構成とされる。直列形態のディプレッション
型ＭＯ３ＦＥＴＱ１１とエンノ＼ンスメント型ＭＯ３Ｆ
ＥＴＱＩ　２とは、そのコンダクタンス比により、電源
電圧Ｖｃｃを分圧して所定。

の中間レベルを形成する。上記ＭＯ３ＦＥＴＱ１１、Ｑ
ｌ２で形成された中間レベルは、リミッタ用ＭＯ３ＦＥ
ＴＱＩ　３及び増幅用ＭＯ３ＦＥＴＱ１５のゲートに印
加される。これらのＭＯ３ＦＥＴＱ１３及びＭＯ３ＦＥ
ＴＱＩ　５のソースは、共に上記共通データ線ＣＤに接
続される。そして、上記ＭＯ３ＦＥＴＱ１３のドレイン
は、電源電圧Ｖｃｃに接続され、上記ＭＯ３ＦＥＴＱＩ
　５のドレインは、負荷ＭＯ３ＦＥＴＱＩ　４を介して
電源電圧Ｖｃｃに接続される。また、上記ＭＯ３ＦＥＴ
Ｑ１１、Ｑｌ２と類似の回路で形成された中間レベルの
バイアス電圧ＶＢは、ＭＯ３ＦＥＴＱＩ　６のゲートに
印加される。このＭＯ３ＦＥＴＱＩ　６のソースは接地
され、そのドレインは上記共通データ線ＣＤに接続され
ている。

メモリセルに記憶された情報の読み出し時におい７、ア
ドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選択さ
れたメモリセルには、上記ＭＯ３ＦＥＴＱ１３を介して
バイアス電圧が与えられる。

選択されたメモリセルは、書込まれた情報に従って、ワ
ード線選択レベルに対して、高いしきい値電圧か又は低
いしきい値電圧を持つものである。

選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤ（７
）電位は、ＭＯ３ＦＥＴＱＩ　３によって比較的ハイレ
ベルにされる。一方、選択されたメモリセルがワード線
選択レベルによってオン状態にされている場合、共通デ
ータ線ＣＤは比較的ロウレベルにされる。この場合、共
通データ線ＣＤのハイレベルは、ＭＯ３ＦＥＴＱＩ　３
のゲート電圧が上記ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　２の
コンダクタンス比に従って、比較的低くされていること
によって比較的低いレベルにされる。

共通データ線ＣＤのロウレベルは、ＭＯ３ＦＥＴＱ１３
及びＭＯ３ＦＥＴＱＩ　５とメモリセルを構成するＭＯ
ＳＦＥＴとの寸法比を適当に設定することによって比較
的高いレベルにされる。

このように共通データ線ＣＤのハイレベルとロウレベル
とを制限すると、この共通データ線ＣＤ等に信号変化速
度を制限する浮遊容量等の容量が存在するにかもかわら
ず、読み出しの高速化を図ることができる。すなわち、
複数のメモリセルからのデータを次々に読み出すような
場合において共通データ線ＣＤの一方のレベルが他方の
レベルへ変化させられるまでの時間を短（することがで
きる。

なお、上記増幅用のＭＯ３ＦＥＴＱＩ　５は、ゲート接
地型ソース入力の増幅動作を行い、次段の差動増幅回路
で構成されたセンスアンプＳＡにその出力を伝える。そ
して、このセンスアンプＳＡの出力は、データ出力バッ
ファＤＯＢを介して上記外部端子Ｉ１０から送出される
。

制御回路Ｃ０ＮＴは、外部端子ＣＥ、ＯＥ、ＰＲＧ及び
Ｖｐｐに供給されるチップイネーブル信号。

アウトプットイネーブル信号、プログラム信号及び書込
み用高電圧に応じて、後述する内部制御信号ｃｅ、ｗｅ
等を形成する。

第２図には、上記アドレスデコーダＸ−ＤＣＨの具体的
一実施例の回路図が示されている。

この実施例のアドレスデコーダＸ−ＤＣＲは、３分割さ
れたアドレスデコーダ部ＤＣＲ１ないしＤＣＲ３により
構成される。

上記アドレスデコーダ部ＤＣＲ３は、特に制限されない
が、Ｎ０Ｒ−ＡＮＤ機能を持つ単位回路の複数個から構
成されている。すなわち、単位回路は、実質的に複数の
アドレス信号（同図に示された例では、アドレス信号ａ
６〜ａ８）間でＮ。

Ｒ（ノア）論理演算を行い、この論理演算結果と更にア
ドレスデコーダ部ＤＣＲ１の出力信号（同図に示されて
いる例では、出力信号１１ｃｒｌ）との間でＡＮＤ　（
アンド）論理演算を行って、出力信号を形成する。同図
には、代表として１つの単位回路が示されている。この
単位回路は、図示のようにディプレッション型負荷ＭＯ
３ＦＥＴＱ２２と、それぞれのゲートに上位３ビツトの
内部アドレス信号ａ６〜ａ８及び次に説明するアドレス
デコーダ部ＤＣＲＩの出力信号ｄｃｒｌが供給されるエ
ンハンスメント型駆動ＭＯ３ＦＥＴＱ２３ないしＱ２６
と、上記負荷ＭＯ３ＦＥＴＱ２２と電源電圧Ｖｃｃとの
間に設けられ、そのゲートに上記アドレスデコーダ部Ｄ
ＣＲＩの出力信号ｃｌｃｒｌが供給されたエンハンスメ
ント型のパワースイッチＭＯ３ＦＥＴＱ２１とから構成
されている。特に制限されないが、この単位回路は、４
本のワード線に対応される。また、特に制限されないが
、この実施例においては、２５６本のワード線が形成さ
れている。

したがって、この実施例においては、６４個の単位回路
が用意される。また、特に制限されないが、上記パワー
スイッチＭＯ３ＦＥＴＱ２１は、出方信号のハイレベル
を大き（するため、低しきい値電圧を持つように形成さ
れている。

なお、同図に劣されていない６３個の単位回路も、上記
単位回路とぼり同様な構成にされている。

但し、供給されるアドレス信号又は／及びアドレスデコ
ーダ部ＤＣＲＩから供給される出力信号が異なっている
。

この実施例のようアドレスデコーダを分割すると、集積
回路装置において、ワード線のピッチ（間隔）を制限す
ることなくアドレスデコーダ部ＤＣＲ３の単位回路を配
置することができる。すなわち、メモリアレイＭＡＲＹ
における複数の記憶素子の集積度を低下させないですむ
ものとなる。　　　　　　゛アドレスデコーダ部ＤＣＲ
１は、特に制限されないが、アドレスデコーダ部ＤＣＲ
３と同様にＮ０Ｒ−ＡＮＤ機能を持つ単位回路の複数個
から構成される。すなわち、単位回路は、実質的に複数
のアドレス信号（例えば、アドレス信号ａｌ−ａ３）間
でＮＯＲ論理演算を行い、その結果と更に制御信号ｃｅ
との間でＡＮＤ論理演算を行って、出力信号を形成する
。なお、同図には１つの単位回路のみが示されている。

アドレスデコーダ部ＤＣＲＩの単位回路には、下位３ビ
ツトの内部アドレス信号ａ１〜ａ３と制御信号ｃｅとが
供給される。特に制限されないが、この実施例において
は、アドレスデコーダ部ＤＣＲ１は、８個の単位回路を
含んでおり、上記単位回路以外の残りの７個の単位回路
も、上記単位回路とはり同様な構成にされている。但し
、供給されるアドレス信号が、上述したアドレスデコー
ダ部ＤＣＲ３の場合と同様に異なっている。

このアドレスデコーダ部ＤＣＲＩは、下位３ビツトの相
補アドレス信号ａ１〜ａ３．ａｌ〜ｉ３が供給され、し
かも８個の単位回路を含んでいるため、下位３ビツトの
相補アドレス信号をデコードする。すなわち、１７８の
選択を行うことのできる出力信号をアドレスデコーダ部
ＤＣＲＩは形成する。

このアドレスデコーダ部ＤＣ：Ｒ１における単位回路の
出力信号ｄｃｒｌ、　ｄｃ汀は、それぞれ上記アドレス
デコーダ部ＤＣＲ３における８個づづの単位回路に供給
される。

アドレスデコーダ部ＤＣＲＩのそれぞれの単位回路から
それぞれデコードされた出力信号ｄｃｒｌが出力される
ので、アドレスデコーダ部ＤＣＲ３の単位回路における
駆動ＭＯ３ＦＥＴの数を減少させることができる。

上記構成により、アドレスデコーダ部ＤＣＲ３における
１つの単位回路の出力信号ｄｃｒ３は、６ビツトのアド
レス信号、すなわち上記３ビツトと下位３ビツトのアド
レス信号が所定のレベル状態とされたときだけハイレベ
ルにされる。すなわち、例えばアドレスデコーダ部ＤＣ
Ｒ３における６４の単位回路の出力信号のうち、アドレ
スデコーダ部ＤＣＲ１及びＤＣＲ３に供給される６ビツ
トのアドレス信号の状態に対応される１つのみがハイレ
ベルにされる。

アドレスデコーダ部ＤＣＲ３における１つの単位回路の
出力信号ｄｃｒ３は、それぞれワード線に−対−ニ対応
されたエンハンスメント型の伝送ゲー）ＭＯ３ＦＥＴＱ
２７．Ｑ２９．Ｑ３１及びＱ３３の一方の電極（ソース
又はドレイン）に共通に伝えられる。そして、これらの
ＭＯ３ＦＥＴＱ２７等のゲートには、アドレスデコーダ
部ＤＣＲ２の出力信号ｄｃｒ２が印加される。

このアドレスデコーダ部ＤＣＲ２は、それぞれ２ビツト
のアドレス信号ａ４．ａ５をデコードする単位回路の４
個から構成される。なお、同図のデコードにらり得られ
る４種類の出力信号のうち、１つの出力信号ｄｃｒ２．
　ｄｃｒ２のみが示されている。

上記伝送ゲートＭＯ３ＦＥＴＱ２７．Ｑ２９゜Ｑ３１及
びＱ３３は、アドレスデコーダ部ＤＣＲ２から供給され
る出力信号によって択一的にオン状態とされる。したが
って、アドレスデコーダ部ＤＣＲ２の１つの出力信号は
、４つの伝送ゲートＭＯ３ＦＥＴＱ２７．Ｑ２９．Ｑ３
１及びＱ３３のそれぞれの他方の電極（ワード線側）の
１つに伝送される。

上記エンハンスメント型伝送ゲートＭＯ３ＦＥＴＱ２７
．Ｑ２９．Ｑ３１及びＱ３３のそれぞれの出力側と回路
の接地電位端子（ＧＮＤ）との間にエンハンスメント型
ＭＯ３ＦＥＴＱ２Ｂ、Ｑ３０、Ｑ３２及びＱ３４が設け
られる。これらのＭＯ３ＦＥＴＱ２Ｂ、Ｑ３０．Ｑ３２
及びＱ３４のそれぞれのゲートには、対応するアドレス
デコーダ部ＤＣＲ２の出力信号ｄｃｒ２が印加される。

また、上記伝送ゲートＭＯ３ＦＥＴＱ２７．Ｑ２９、Ｑ
３１及びＱ３３のそれぞれの他方の電極と、対応するワ
ード線Ｗ１〜Ｗ４等が接続されるワード線選択出力端子
との間には、ディプレッション型の伝送ゲートＭＯ３Ｆ
ＥＴＱ３５ないしＱ３８がそれぞれ設けられる。これら
のＭＯ３ＦＥＴＱ３５ないしＱ３Ｂのゲートには、共通
に上記制御信号（書込み制御信号）ｗｅが印加される。

上記代表として示されているワード線Ｗ１〜Ｗ４には、
特に制限されないが、高抵抗値の負荷としてのディプレ
ッション型ＭＯ３ＦＥＴＱ４０ないしＱ４３が設けられ
る。

なお、上記ディプレッション型ＭＯ３ＦＥＴＱ３５ない
しＱ３Ｂは、特に制限されないが、スタックドゲート構
造とされることによって、書込み高電圧端子ＶＰｐに供
給される高電圧よりも大きい値のドレイン耐圧を持つよ
うにされる。

この実施例では、非選択のワード線でのリーク電流を削
減するため、上記負荷としてのディプレッション型ＭＯ
３ＦＥＴＱ４０ないしＱ、４３には書込み制御信号Ｗτ
と書込み用高電圧ｖｐｐとを受けるタイミング発生回路
ＴＧで形成された書込み用高電圧ｖｐｐ’が供給される
。すなわち、書込み動作の時にのみ、上記負荷としての
ディプレッション型ＭＯ３ＦＥＴＱ４０等に対して上記
高電圧ｖｐｐとは一゛等しい高レベルの電圧Ｖｌ）ｐ’
　の供給が行われる。

第３図には、上記タイミング発生回Ｉｉ′８ＴＧの一実
施例の回路図が示されている。

負荷手段としてのディプレッション型ＭＯ３ＦＥＴＱ４
４と、駆動手段としてのエンハンスメント型ＭＯ８ＦＥ
ＴＱ４５とは、インバータ回路を構成する。上記ＭＯ３
ＦＥＴＱ４５のゲートには、書込み制御信号ｉが印加さ
れる。上記インバータ回路で形成された反転信号と、上
記書込み制御信号ｉτとは、プッシュプル形態のＭＯ８
ＦＥＴＱ４６．Ｑ４７のゲートにそれぞれ印加され、い
わゆるインバーチイツトプッシュプル回路を構成する。

上記プッシュプル回路の出力信号は、出力ＭＯ３ＦＥＴ
Ｑ５０のゲートに印加される。また、このＭＯ３ＦＥＴ
Ｑ５０のゲートと高電圧端子■ｐｐとの間には、ダイオ
ード形態のエンハンスメント型ＭＯ３ＦＥＴＱ４Ｂ、Ｑ
４９が負荷として設けられる。上記Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　５０のドレインは、上記負荷としてのディプレ
ッション型ＭＯ３ＦＥＴＱ４０等に高レベルの電圧Ｖ　
ｐｐ’　を供給するため、上記高電圧端子Ｖｐｐに接続
されている。上記ＭＯ３ＦＥＴＱ５０のゲート・ソース
間には、ブートストラップ容量ＣＢが設けられる。そし
て、上記Ｍ・０３ＦＥＴＱ５０のソースと回路の接地電
位点との間には、上記書込み制御信号７１の遅延信号ｉ
′を受けるＭＯ３ＦＥＴＱ５９が設けられている。上記
遅延信号ｗ　ｅ　’　は、ＭＯＳ　Ｆ　ＥＴＱ５１ない
しＱ５８で構成された上記同様な４個の縦列形態のイン
バータ回路によって形成される。

すなわち、上記書込み制御信号ｉτを上記インバータ回
路で構成された遅延回路を通して伝達することによって
、上記遅延信号蔓１′が形成されるものである。なお、
特に制限されないが、そのしきい値電圧によるレベル損
失を少なくするため、上記ＭＯ３ＦＥＴＱ４６及びＭＯ
３ＦＥＴＱ４ＢないしＱ５０は、低しきい値電圧を持つ
ように形成される。

書込み動作においては、上記高電圧端子ｖｐｐには、例
えば２１Ｖのような書込み用高電圧が供給される。そし
て、書込み制御信号ｗｅがロウレベルにされる。この書
込み制御信号；１のロウレベルによって、ＭＯ３ＦＥＴ
Ｑ４５．Ｑ４７がオフ状態となるので、最終的にはＭＯ
３ＦＥＴＱ４Ｂ。

Ｑ４９を通してＭＯ３ＦＥＴＱ５０のゲート電圧がＶｐ
ｐ−ｚｖｔｈのような高レベルとなる。この時、ＭＯ３
ＦＥＴＱ４６は、上記ＭＯ３ＦＥＴＱ５０のゲート電圧
が電源電圧Ｖｃｃ以上になると、そのゲートとソースと
はＶｃｃレベルの同電位となるのでオフ状態にされるも
のである。なお、ｖｔｈは、ＭＯＳＦＥＴのしきい値電
圧を表す。

一方、上記遅延回路を通して形成される遅延信号ｗｅ”
がロウレベルに変化するまでの間、ＭＯ３ＦＥＴＱ５９
がオン状態となっているので、上記ブートストラップ容
量ＣＢには、上記ＭＯ３ＦＥＴＱ５０のゲート電圧に従
った高レベルにチャージアップされるものとなる。そし
て、上記遅延信号ｗｅ’　のロウレベルにより、ＭＯＳ
ＦＥＴ０゜５９がオフ状態となるので、ブートストラン
プ容量ＣＢにチャージアップした電圧によりＭＯ３ＦＥ
ＴＱ５０のゲート電圧が上昇する。このブートストラッ
プ動作により、上記ＭＯ３ＦＥＴＱ５０のゲート電圧を
上記高電圧ＶＰＩ）以上の高電圧にすることができるた
め、上記負荷としてのディプレッショ、ン型ＭＯＳＦＥ
ＴＱ４０等には、上記高電圧ＶＰＰとほり等しい高電圧
ｖｐｐ’を供給することができる。

また、第２図の上記アドレスデコーダＸ−ＤＣＲによっ
て形成されたハイレベルのワード線選択信号によつて、
上記１つのディプレッション型伝送ゲートＭＯ５ＦＥＴ
Ｑ３５等がオフ状態となるので、そのワード線Ｗ１等の
レベルは、ＭＯ３ＦＥＴＱ４０を通した上記高電圧ｖｐ
ｐ’　に従った高レベルにされる。一方、非選択のワー
ド線については、上記Ｘ−ＤＣＨによって形成されたロ
ウレベルの非選択信号によってディブレンジョン型伝送
ゲートＭＯ３ＦＥＴＱ３６等がオン状態を継続するので
非選択のワード線をロウレベルとするものとなる。この
うよに非選択のワード線をロウレベルにするため、上記
高電圧をワード線に供給するＭＯ３ＦＥＴＱ４０等のイ
ンピーダンスは、ロウレベルを出力するＭＯ３１？ＥＴ
Ｑ２８．Ｑ３５等のインピーダンスに比べて十分大きく
設定されている。

また、読み出し動作においては、上記書込み制御信号ｗ
ｅがハイレベルとなっている。このため、ＭＯ３ＦＥＴ
Ｑ４５．ＧＬ４７がオシ状態となることによって、ＭＯ
３ＦＥＴＱ５０をオフ状態とするものである。したがっ
て、高電圧端子ｖｐｐから電源電圧Ｖｃｃのような５ｖ
を供給するものとしても、上記ＭＯ３ＦＥＴＱ５０のオ
フ状態によって上記端子ＶＰＰからの電圧が上記負荷と
してのディプレッション型ＭＯ３ＦＥＴＱ４０ないしＱ
４３等に供給されることはない。

〔効　果〕

（１）書込み動作においては、上記タイミング発生回路
により、書込み用高電圧ＶＰｐとはソ′等しい高電圧を
選択されたワード線に供給することができることによっ
て、書込与動作の高速化を図ることができるという効果
が得られる。

（２）読み出し動作においては、上記ワード線の負荷と
してのＭＯＳ　Ｆ　ＥＴＱ　４・０等への電圧供給を行
わないので、非選択のワード線において上記Ｍ。

５ＦＥＴＱ４０等を通して流れるリーク電流の削減を図
ることができるという効果が得られる。例えば、２５６
にビットの記憶容量を持っＥＦＲＯＭ装置では、ワード
線数が１０２４本となり、１本当たりのリーク電流１直
が５〜６μＡ程度と小さくとも、全体では１０ｍＡを越
えてしまう。この実施例では、このリーク電流を削減で
きるから大幅な低消費電力化を図ることができるものと
なる。

（３）上記書込み動作の高速化と読み出し動作の低消費
電力化を図るためのタイミング発生回路は、ブートスト
ラップ回路を利用するものであるので、極めて簡単な回
路によって実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、リーク電流を
削減するためのタイミング発生回路に関して言えば、上
記ワード線の負荷手段を複数組に分割し、上記同様なタ
イミング発生回路を複数個用意して、アドレス信号に従
ってそのうち１個のみを動作させることにより、書込み
時でのリーク電流をも削減するものとしてもよい。また
、その具体的回路構成は、種々の変形を採ることができ
るものである。

〔利用分野〕

この発明は、ＥＰＲＯＭ装置に広く利用できるものであ
る。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、そのアドレスデコーダＸ−′ＤｃＲの具体的一実施例
を示す回路図、 第３図は、そのタイミング発生回路の一実施例を示す回
路図である。 Ｘ−ＤＣＲ，Ｙ−ＤＣＲ−−７ドレスデコーダ、Ｍ−Ａ
　ＲＹ・・メモリアレ・（、ＳＡ・・センスアンプ、Ｄ
ｒＢ・・データ人カバソファ、ＤＯＢ・・データ出カバ
ソファ、ＴＧ・・タイミング発生回路 第　　１　　図 ］ ご 一； 第　　２　　図 ノー ノブ 第　　３　　図 ユ　Ｗｅ′

Claims (1)

1. 【特許請求の範囲】 １、コントロールゲートとフローティングゲートとを有
   し、フローティングゲートに電荷を取り込むことにより
   情報記憶を行う不揮発性半導体記憶素子がマＩ・リソク
   ス状に配置されて構成されたメモリアレイと、上記コン
   トロールゲートが接続されたワード線に一端が接続され
   た高抵抗負荷手段と、書込み制御信号を受けて上記高抵
   抗負荷手段の他端に書込み用高電圧Ｖｆｌｐを供給する
   スイッチＭＯ３ＦＥＴＱ５０と、このスイッチへ１０ｓ
   ＦＥＴＱ５０のゲート、ソース間に設けられたブートス
   トラップ容量と、上記スイッチＭＯ３ＦＥＴＱ５０のソ
   ースと回ＦＩ３の接地電位との間に設けられ、上記書込
   み制御信号の遅延信号を受けるＭＯ３ＦＥＴＱ５９とを
   含むことを特徴とするＥＰＲＯＭ装置。 ２、上記高抵抗負荷手段は、ディプレッション型Ｎｉｏ
   　ｓ　Ｆ　ＥＴにより構成されるものであることを特徴
   とする特許請求の範囲第１項記載のＥＰＲＯＭ装置。 ３、上記スイッチＭＯ３ＦＥＴＱ５０は、低しきい値電
   圧のＭＯＳ　Ｆ　ＥＴであることを特徴とする特許請求
   の範囲第１又は第２項”記載のＥＰＲＯＭ装置。