JPS59200343A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS59200343A JPS59200343A JP7448883A JP7448883A JPS59200343A JP S59200343 A JPS59200343 A JP S59200343A JP 7448883 A JP7448883 A JP 7448883A JP 7448883 A JP7448883 A JP 7448883A JP S59200343 A JPS59200343 A JP S59200343A
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- 238000001514 detection method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000010365 information processing Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御装置に関する。
マイクロプログラムを用いた情報処理装車が、マイクロ
命令を実行中に、例えは主記憶からのエラーの報告、他
プロセツサからの通信髪求等の非同期事象（ファームウ
ェア割込み）が発生し、現在実行中のマイクロ分合シー
ケンスを変ｊ１！（中断）する必要がある場合には、一
般にハードウェアによシ強制的に次に実行すべきマイク
ロ命令を格納している特定のアドレスを発生させそのア
ドレスにトラップさせる。
命令を実行中に、例えは主記憶からのエラーの報告、他
プロセツサからの通信髪求等の非同期事象（ファームウ
ェア割込み）が発生し、現在実行中のマイクロ分合シー
ケンスを変ｊ１！（中断）する必要がある場合には、一
般にハードウェアによシ強制的に次に実行すべきマイク
ロ命令を格納している特定のアドレスを発生させそのア
ドレスにトラップさせる。
この特定のアドレスには、非同期事象を処理するための
マイクロ命令群すなわち割込処理ルーチンの先頭のマイ
クロ命令が格納されている。この割込処理ルーチンは、
割込原因レジスタの内容を読取ってその内容を解析し、
必要な処理を行なう。
マイクロ命令群すなわち割込処理ルーチンの先頭のマイ
クロ命令が格納されている。この割込処理ルーチンは、
割込原因レジスタの内容を読取ってその内容を解析し、
必要な処理を行なう。
割込処理が終ると別のルーチンに制御を渡すがまたは非
同期事象を検出したルーチンに戻る。
同期事象を検出したルーチンに戻る。
このような非同期事象の割込処理を行なうために、従来
装置においては、前述のようにハードウェアによる割込
用トラップアドレス発生回路を用いて特定のトラップア
ドレスにトラップさせているＯ しかし、このトラップアドレスはハードウェアによりｉ
接発生されるので固定しておシ、そのためマイクロプロ
グラムを作成する上で柔軟性に欠けるという欠点を有し
ている。
装置においては、前述のようにハードウェアによる割込
用トラップアドレス発生回路を用いて特定のトラップア
ドレスにトラップさせているＯ しかし、このトラップアドレスはハードウェアによりｉ
接発生されるので固定しておシ、そのためマイクロプロ
グラムを作成する上で柔軟性に欠けるという欠点を有し
ている。
本発明の目的は、割込用トラップアドレス発生回路を用
いないで、非同期事象の割込みを処理する柔軟性に富ん
たマイクロプログラム制御装愼を提供することにある。
いないで、非同期事象の割込みを処理する柔軟性に富ん
たマイクロプログラム制御装愼を提供することにある。
本発明の装置は、マイクロプログラム全記憶する制御記
憶手段と、前記制御記憶手段から読出され友マイクロ命
令を格納するマイクロ命令格納手段と、マイクロ命令実
行ごとに前記マイクロ命令格納手段内の次に実行すべき
マイクロ命令アドレスを含む第１のフィールドの内容に
１を加算する加算手段と、前記加算手段の加算結果を格
納する加算結果格納手段と、非同期事象の原因情報を格
納保持する事象原因格納手段と、前記マイクロ命令格納
手段内の前記非同期事象の割込の受付を制御する情報を
含む第２のフィールドが所定の値でしかも前記事象原因
格納手段の内容が所定の値であるときには前記加算結果
格納手段の出力全選択し前記マイクロ命令格納手段内の
前記第２のフィールドが所定の値でないときまたは前記
事象原因格納手段の内容が所定の値でないとぎには前記
マイクロ命令格納手段内の前記第１のフィールドの出力
を選択する選択手段とを有し、前記選択手段の出力を用
いて前記制御記憶手段内に記憶されているマイクロ命令
のアドレスを指定して次に実行すべきマイクロ命令を前
記マイクロ命令格納手段に読出す。
憶手段と、前記制御記憶手段から読出され友マイクロ命
令を格納するマイクロ命令格納手段と、マイクロ命令実
行ごとに前記マイクロ命令格納手段内の次に実行すべき
マイクロ命令アドレスを含む第１のフィールドの内容に
１を加算する加算手段と、前記加算手段の加算結果を格
納する加算結果格納手段と、非同期事象の原因情報を格
納保持する事象原因格納手段と、前記マイクロ命令格納
手段内の前記非同期事象の割込の受付を制御する情報を
含む第２のフィールドが所定の値でしかも前記事象原因
格納手段の内容が所定の値であるときには前記加算結果
格納手段の出力全選択し前記マイクロ命令格納手段内の
前記第２のフィールドが所定の値でないときまたは前記
事象原因格納手段の内容が所定の値でないとぎには前記
マイクロ命令格納手段内の前記第１のフィールドの出力
を選択する選択手段とを有し、前記選択手段の出力を用
いて前記制御記憶手段内に記憶されているマイクロ命令
のアドレスを指定して次に実行すべきマイクロ命令を前
記マイクロ命令格納手段に読出す。
次に、図面を参照して本発明の詳細な説明する。
情報処理システムの中には一般に、第１図に示すように
、複数のプロセッサＰｏ、Ｐｌ、Ｐ２・・・・・・が含
まれておシ、今プロセッサｐｏを例にとると、このプロ
セッサｐｏに対しては他のプロセッサＰＩ。
、複数のプロセッサＰｏ、Ｐｌ、Ｐ２・・・・・・が含
まれておシ、今プロセッサｐｏを例にとると、このプロ
セッサｐｏに対しては他のプロセッサＰＩ。
Ｐ２・・・・・・がそれぞれラインｔ１ ＋ ｔ２・・
・・・・を介して通信要求を出す。これらは必要に応じ
て非同期割込みとして処理される。それはかシでなく、
プロセッサＰｏは、その内部に例えはデータレジスタの
パリティエラー等に対する非同期事象検出回路を含みそ
れが検出されると同様に非同期割込みとして処理される
。
・・・・を介して通信要求を出す。これらは必要に応じ
て非同期割込みとして処理される。それはかシでなく、
プロセッサＰｏは、その内部に例えはデータレジスタの
パリティエラー等に対する非同期事象検出回路を含みそ
れが検出されると同様に非同期割込みとして処理される
。
本発明はか＼る非同期割込みを柔軟に処理する装置を提
供する。
供する。
第２図全参照すると、本発明の一実施例は、制御能ｔｆ
＆（Ｃ”’）Ｌマイクロ命令レジスタ（ＭＩＲ）２．１
加算回路３、アドレスレジスタ（Ａｌ１、選択回路５、
割込原因レジスタ回路（ＩＮＴＲ）６およびアンドゲー
ト７を含んでいる。
＆（Ｃ”’）Ｌマイクロ命令レジスタ（ＭＩＲ）２．１
加算回路３、アドレスレジスタ（Ａｌ１、選択回路５、
割込原因レジスタ回路（ＩＮＴＲ）６およびアンドゲー
ト７を含んでいる。
本実施例の動作は下記の通シである。
実行すべきマイクロ命令は制御記憶（Ｃ８）１から読出
され、マイクロ命令レジスタ（ＭＩＲ，）２にロードさ
れる。
され、マイクロ命令レジスタ（ＭＩＲ，）２にロードさ
れる。
各マイクロ命令には、次に実行すべきマイクロ命令の制
御記憶（Ｃ８）１中におけるアドレスを指示するネタス
トアドレスフィールド（ＮＡ）と、非同期割込みの許可
／不許可を制御する割込制御フィールド（Ｔ）とを含む
。
御記憶（Ｃ８）１中におけるアドレスを指示するネタス
トアドレスフィールド（ＮＡ）と、非同期割込みの許可
／不許可を制御する割込制御フィールド（Ｔ）とを含む
。
マイクロ命令レジスタ（ＭＩＲ）２のネタストアドレス
フィールド（ＮＡ）の部分の出力は、選択回路５の一方
の入力および１加算回路３０入力に供給される。
フィールド（ＮＡ）の部分の出力は、選択回路５の一方
の入力および１加算回路３０入力に供給される。
ｉ ７ＪＩＩ算回路３は供給されたネクストアドレスフ
ィールド（ＮＡ）の内容に１を加算し、これをアドレス
レジスタ（ＡＲ）４に格納し、これを選択回路５のもう
一方の入力に供給する。
ィールド（ＮＡ）の内容に１を加算し、これをアドレス
レジスタ（ＡＲ）４に格納し、これを選択回路５のもう
一方の入力に供給する。
一方、割込制御フィールド（Ｔ）（本実施例においては
１ビツトとする）の部分の出力（Ｔビット出力）は、割
込原因レジスタ回路（ＩＮＴＲ）６の出力とともに、ア
ンドゲート７に供給され、このアンドゲート７の出力は
選択制御信号として選択回路５に供給されている。
１ビツトとする）の部分の出力（Ｔビット出力）は、割
込原因レジスタ回路（ＩＮＴＲ）６の出力とともに、ア
ンドゲート７に供給され、このアンドゲート７の出力は
選択制御信号として選択回路５に供給されている。
選択回路５は、ア／ドグ−ドアの出力がａｌｔｔの場合
にはアドレスレジスタ（ＡＲ）４の出力を選択し、０″
の場合にはマイクロ命令レジスタ（ＭＩＲ）２のネクス
トアドレスフィールド（ＮＡ）の部分の出力を選択する
。そして選択した出力を制御記憶（Ｃ８）１へ、読出し
アドレス指定情報として供給し、これによシ、次に実行
す゛べきマイクロ命令をマイクロ命令レジスタ（Ｍｌ）
ｚに読出す。
にはアドレスレジスタ（ＡＲ）４の出力を選択し、０″
の場合にはマイクロ命令レジスタ（ＭＩＲ）２のネクス
トアドレスフィールド（ＮＡ）の部分の出力を選択する
。そして選択した出力を制御記憶（Ｃ８）１へ、読出し
アドレス指定情報として供給し、これによシ、次に実行
す゛べきマイクロ命令をマイクロ命令レジスタ（Ｍｌ）
ｚに読出す。
さて、今割込原因レジスタ回路（ＩＮＴＲ）６の中に非
同期事象原因による割込要求が全くない場合には、回路
（ＩＮＴＲ）６の出力はｕＯ″になる。
同期事象原因による割込要求が全くない場合には、回路
（ＩＮＴＲ）６の出力はｕＯ″になる。
従って、割込制御フィルド（Ｔ）の内容が割込不許可を
表わすｕＯ″であるか、または、非同期事象による割込
要求が全くない場合には、選択回路５は現在マイクロ命
令レジスタ（ＭＩＲ）２に読出されているマイクロ命令
のネクストアドレスフィールド（ＮＡ）の内容を選択し
、これによシ次に実行すべきマイクロ命令のアドレスを
決定する。
表わすｕＯ″であるか、または、非同期事象による割込
要求が全くない場合には、選択回路５は現在マイクロ命
令レジスタ（ＭＩＲ）２に読出されているマイクロ命令
のネクストアドレスフィールド（ＮＡ）の内容を選択し
、これによシ次に実行すべきマイクロ命令のアドレスを
決定する。
こうして、この場合には従来と同様に、各マイクロ命令
のネクストアドレスフィールド（ＮＡ）で指定される制
御記憶（Ｃ８） ｌのアドレスにあるマイクロ命令がつ
ぎつぎに読出されて実行され、かくしてマイクロプログ
２ムによって指定されたシーケンスに従って処理が進行
する。
のネクストアドレスフィールド（ＮＡ）で指定される制
御記憶（Ｃ８） ｌのアドレスにあるマイクロ命令がつ
ぎつぎに読出されて実行され、かくしてマイクロプログ
２ムによって指定されたシーケンスに従って処理が進行
する。
さて、割込原因レジスタ回路（ＩＮＴＪ６の中に非同期
原因に対応する割込要求が登録され、かつ、マイクロ命
令レジスタ（ＭＩＲ）２に読出されたマイクロ命令の割
込制御フィールド（Ｔ）がｕ１″で割込許可を指示して
いる場合には、アンドゲート７の出力はｕ１″となシ、
選択回路５はアドレスレジスタ（ＡＲ）４の出力を選択
し、この結果、次に実行すべきマイクロ命令として現在
実行中のマイクロ命令の次のアドレスにあるマイクロ命
令が読出される。従って、このマイクロ命令を非同期割
込みを処理するマイクロプログラムルーチンの最初のマ
イクロ命令（または処理ルーテ／の開始番地にジャンプ
するジャンプ命令）としておくことによシ、通常のマイ
クロプログラムシーケンスが中断され、この非同期割込
みを処理するルーチ／を開始させるようにすることがで
きる。
原因に対応する割込要求が登録され、かつ、マイクロ命
令レジスタ（ＭＩＲ）２に読出されたマイクロ命令の割
込制御フィールド（Ｔ）がｕ１″で割込許可を指示して
いる場合には、アンドゲート７の出力はｕ１″となシ、
選択回路５はアドレスレジスタ（ＡＲ）４の出力を選択
し、この結果、次に実行すべきマイクロ命令として現在
実行中のマイクロ命令の次のアドレスにあるマイクロ命
令が読出される。従って、このマイクロ命令を非同期割
込みを処理するマイクロプログラムルーチンの最初のマ
イクロ命令（または処理ルーテ／の開始番地にジャンプ
するジャンプ命令）としておくことによシ、通常のマイ
クロプログラムシーケンスが中断され、この非同期割込
みを処理するルーチ／を開始させるようにすることがで
きる。
すなわち、本実施例によると、マイクロプログラム中に
おいて非同期割込みを受付けるのに都合のよいマイクロ
命令ごとに、その割込制御フィールド（Ｔ）を′１″と
しておき、制御記憶（Ｏ８）１にマイクロプログラムを
格納する際に、この割込制御フィールド（Ｔ）がｕ１″
になっているマイクロ命令の次のアドレスを割込処理マ
イクロプログラムルーテンの開始番地とすることにより
、割込要求がめる場合に、このマイクロ命令実行後直ち
に割込みを受付け、割込処理を開始させるようにするこ
とができる。この場合に、割込みの受付けを許可するマ
イクロ命令の選び方はマイクロプログラムを作成すると
きに自由に決定することができるので柔軟性に富んｔ−
パ非同期割込みの処理を可能にする。
おいて非同期割込みを受付けるのに都合のよいマイクロ
命令ごとに、その割込制御フィールド（Ｔ）を′１″と
しておき、制御記憶（Ｏ８）１にマイクロプログラムを
格納する際に、この割込制御フィールド（Ｔ）がｕ１″
になっているマイクロ命令の次のアドレスを割込処理マ
イクロプログラムルーテンの開始番地とすることにより
、割込要求がめる場合に、このマイクロ命令実行後直ち
に割込みを受付け、割込処理を開始させるようにするこ
とができる。この場合に、割込みの受付けを許可するマ
イクロ命令の選び方はマイクロプログラムを作成すると
きに自由に決定することができるので柔軟性に富んｔ−
パ非同期割込みの処理を可能にする。
第３図は前記実施例をさらに詳細に示す図である。
割込原因レジスタ回路６は割込原因レジスタ６０および
オアグー）６１を有し、前述の各非同期事象原因による
割込要求はレジスタ６０の予め定めた対応するピットに
登録される。
オアグー）６１を有し、前述の各非同期事象原因による
割込要求はレジスタ６０の予め定めた対応するピットに
登録される。
レジスタ６０の各ビットの出力はオアゲート６１でその
すべての論理和がとられ、アンドゲート７の一方の入力
に供給される。
すべての論理和がとられ、アンドゲート７の一方の入力
に供給される。
また、選択回路５はインバータ５０、アンドグー４５１
−１．５１−２．・・・・・・５１−Ｎ、 ５１−１’
。
−１．５１−２．・・・・・・５１−Ｎ、 ５１−１’
。
５１−２’、・・・・・・、５１−Ｎ’およびオアゲー
ト５２−１．５２−２．・・・・・・５２−Ｎ（但しＮ
、 Ｎ’はネクストアドレスフィールド（ＮＡ）のビ
ット幅〕を含ミ、第３図で明らかなように、ア／トゲ−
ドアの出力が１０°２の場合には、マイクロ命令レジス
タ（ＭＩＲ）２のネクストアドレスフィールド（ＮＡ）
の部分のビットを選択して出力し、また、ア／ドグ−ド
アの出力がｕ１″の場合にはアドレスレジスタ（ＡＲ）
４の各ビットを選択して出力し、これを制御記憶（Ｃ８
）Ｈのアドレス指定情報として制御記憶（Ｃ８）１に供
給している。
ト５２−１．５２−２．・・・・・・５２−Ｎ（但しＮ
、 Ｎ’はネクストアドレスフィールド（ＮＡ）のビ
ット幅〕を含ミ、第３図で明らかなように、ア／トゲ−
ドアの出力が１０°２の場合には、マイクロ命令レジス
タ（ＭＩＲ）２のネクストアドレスフィールド（ＮＡ）
の部分のビットを選択して出力し、また、ア／ドグ−ド
アの出力がｕ１″の場合にはアドレスレジスタ（ＡＲ）
４の各ビットを選択して出力し、これを制御記憶（Ｃ８
）Ｈのアドレス指定情報として制御記憶（Ｃ８）１に供
給している。
次に第４図（Ａ）および第４図（Ｂ）に本実施例の動作
をタイムチャートとして示す。
をタイムチャートとして示す。
第４図（Ａ）は割込振求がない場合（第３図オアゲート
６１の出力がｕＯ″の場合）の動作を示す。
６１の出力がｕＯ″の場合）の動作を示す。
第３図には図示されていないがマイクロ命令レジスタ（
ＭＩＲ）２およびアドレスレジスタ（ＡＲ）４にはマシ
ンクロックが供給されておシこれらのレジスタに対する
データのラッチは第４図に示すマシンクロックの立ち上
シ前縁で行なわれる。
ＭＩＲ）２およびアドレスレジスタ（ＡＲ）４にはマシ
ンクロックが供給されておシこれらのレジスタに対する
データのラッチは第４図に示すマシンクロックの立ち上
シ前縁で行なわれる。
今、【ｏの時点でマイクロ命令レジスタ（ＭＩＲ）２に
Ａというマイクロ命令（マイクロ命令を指定するＡは制
御記憶（Ｃ８） １中のマイクロ命令が格納されている
メモリアドレスを用いるものとする）が読出され、この
命令Ａのネタストアドレスフィールド（ＮＡ ）の内容
がＢであったとする。
Ａというマイクロ命令（マイクロ命令を指定するＡは制
御記憶（Ｃ８） １中のマイクロ命令が格納されている
メモリアドレスを用いるものとする）が読出され、この
命令Ａのネタストアドレスフィールド（ＮＡ ）の内容
がＢであったとする。
割込要求が存在しないためオアゲート６１の出力１０″
、従がってアンドゲート７の出力もｕＯ″となシ、選択
回路５はマイクロ命令レジスタ（ＭＩＲ）２のネクスト
アドレスフィールド（ＮＡ）の内容を選択しｓ ”Ｏよ
シも少し遅れた時点でこの値Ｂを出力する。この結果、
制御記憶（Ｃ８）１の出力としてメモリアドレスＢのマ
イクロ命令が出力され、これは次のマシンクロックの立
上シ時点１工でマイクロ命令レジスタ（ＭＩＲ）２にラ
ッチされる。マイクロ命令Ｂのネクストアドレスフィー
ルド（ＮＡ）の内容がＣとすると、上述と全く同様にし
てマシンクロックの次の立上シ時点ｔ２でマイクロ命令
Ｃが制御記憶（Ｃ８）１から読出されてマイクロ命令レ
ジスタ（Ｍｉ）２にラッチされる。例えばマイクロ命令
Ｃのネクストアドレスフィールド（ＮＡ）の内容をＤと
し、またマイクロ命令Ａ、Ｂ、Ｃ，Ｄの中でＣのみがそ
の割込制御フィールド（Ｔ）にｕｌｔ）を有するとする
と、時点ｔ２から１マシンクロック間Ｔピット出力は１
１″になるが、アンドゲート７の出力ｔｌＯ”は変化せ
ず、上述と全く同様にして、次のマシンクロックの立ち
上９時点ｔ３でマイクロ命令Ｃのネクストアドレスフィ
ールド（ＮＡ）で指定されたマイクロ命令りが制御記憶
（Ｃ５）１がら読出されてマイクロ命令レジスタ（ＭＩ
Ｒ）２にラッチされる。こうして割込要求が存在しない
場合には、たとえ割込制御フィールド（Ｔ）がｕ１″で
あっても各マイクロ命令で指定されるシーケンスに従っ
てマイクロプログラムが実行される。
、従がってアンドゲート７の出力もｕＯ″となシ、選択
回路５はマイクロ命令レジスタ（ＭＩＲ）２のネクスト
アドレスフィールド（ＮＡ）の内容を選択しｓ ”Ｏよ
シも少し遅れた時点でこの値Ｂを出力する。この結果、
制御記憶（Ｃ８）１の出力としてメモリアドレスＢのマ
イクロ命令が出力され、これは次のマシンクロックの立
上シ時点１工でマイクロ命令レジスタ（ＭＩＲ）２にラ
ッチされる。マイクロ命令Ｂのネクストアドレスフィー
ルド（ＮＡ）の内容がＣとすると、上述と全く同様にし
てマシンクロックの次の立上シ時点ｔ２でマイクロ命令
Ｃが制御記憶（Ｃ８）１から読出されてマイクロ命令レ
ジスタ（Ｍｉ）２にラッチされる。例えばマイクロ命令
Ｃのネクストアドレスフィールド（ＮＡ）の内容をＤと
し、またマイクロ命令Ａ、Ｂ、Ｃ，Ｄの中でＣのみがそ
の割込制御フィールド（Ｔ）にｕｌｔ）を有するとする
と、時点ｔ２から１マシンクロック間Ｔピット出力は１
１″になるが、アンドゲート７の出力ｔｌＯ”は変化せ
ず、上述と全く同様にして、次のマシンクロックの立ち
上９時点ｔ３でマイクロ命令Ｃのネクストアドレスフィ
ールド（ＮＡ）で指定されたマイクロ命令りが制御記憶
（Ｃ５）１がら読出されてマイクロ命令レジスタ（ＭＩ
Ｒ）２にラッチされる。こうして割込要求が存在しない
場合には、たとえ割込制御フィールド（Ｔ）がｕ１″で
あっても各マイクロ命令で指定されるシーケンスに従っ
てマイクロプログラムが実行される。
なお、アドレスレジスタ（ＡＲ）４の内容は、マイクロ
命令レジスタ（ＭＩＲ）２に読出されたネタストアドレ
スフィールド（ＮＡ）の内容に１を加算されたものが次
のマシンクロックでラッチされるので、例えば第４図（
Ａ）よシ明らかなように、マイクロ命令レジスタ（ＭＩ
Ｒ）２にマイクロ命令Ｃが読出されるマシンサイクルに
おいては、アドレスレジスタ（ＡＲ）４の内容はＣ＋１
の値が保持されていることになる。
命令レジスタ（ＭＩＲ）２に読出されたネタストアドレ
スフィールド（ＮＡ）の内容に１を加算されたものが次
のマシンクロックでラッチされるので、例えば第４図（
Ａ）よシ明らかなように、マイクロ命令レジスタ（ＭＩ
Ｒ）２にマイクロ命令Ｃが読出されるマシンサイクルに
おいては、アドレスレジスタ（ＡＲ）４の内容はＣ＋１
の値が保持されていることになる。
次に、第４図（Ｂ）のタイムチャートは割込要求が発生
した場合（第３図オアゲート６１の出力がｕｌ″になっ
た場合）の動作を示す。
した場合（第３図オアゲート６１の出力がｕｌ″になっ
た場合）の動作を示す。
マシンクロックｔ２の時点まではオアクー トロ １の
出力を除いて、第４図（Ａ）の場合と全く同様であるが
、【２から始るマシンサイクルにお−て、マイクロ命令
Ｃがマイクロ命令レジスタ（ＭＩＲ）２に読出され、こ
の命令の割込制御フィールド（Ｔ）が５′ｌ”であるた
め、アノドグ−ドアの出力がｕｌ″となシ、この結果、
選択回路５はアドレスレジスタ（ＡＲ）４の出力Ｃ＋１
を選択するため、制御記憶（Ｃ８）１のメモリアドレス
Ｃ＋１にあるマイクロ命令が読出式れ、これ／／ｉｔ３
の時点でマイクロ命令レジスタ（ＭＩＲ）２にラッチさ
れる。このマイクロ命令Ｃ＋１のネクストアドレスフィ
ールド（ＮＡ） 分子ｏとし、また割込制御フィールド
Ｃ′Ｉ’）をｔｌＯ″とすると、次のマシンサイクルｔ
４においてはマイクロ命令Ｔｏがマイクロ命令レジスタ
２に読出され、かくしてマイクロプログラムはＣ＋１を
開始アドレスとする割込処理ルーチンに分岐する。
出力を除いて、第４図（Ａ）の場合と全く同様であるが
、【２から始るマシンサイクルにお−て、マイクロ命令
Ｃがマイクロ命令レジスタ（ＭＩＲ）２に読出され、こ
の命令の割込制御フィールド（Ｔ）が５′ｌ”であるた
め、アノドグ−ドアの出力がｕｌ″となシ、この結果、
選択回路５はアドレスレジスタ（ＡＲ）４の出力Ｃ＋１
を選択するため、制御記憶（Ｃ８）１のメモリアドレス
Ｃ＋１にあるマイクロ命令が読出式れ、これ／／ｉｔ３
の時点でマイクロ命令レジスタ（ＭＩＲ）２にラッチさ
れる。このマイクロ命令Ｃ＋１のネクストアドレスフィ
ールド（ＮＡ） 分子ｏとし、また割込制御フィールド
Ｃ′Ｉ’）をｔｌＯ″とすると、次のマシンサイクルｔ
４においてはマイクロ命令Ｔｏがマイクロ命令レジスタ
２に読出され、かくしてマイクロプログラムはＣ＋１を
開始アドレスとする割込処理ルーチンに分岐する。
すなわち、マイクロ命令Ｃのネタストアドレスフィール
ド（ＮＡ）はＤであシ、割込要求がない場合ｉｃ ｔｄ
、第４図（Ａ）で説明したよりに、マイクロプログラ
ムはマイクロ命令Ａ、Ｂ、Ｃ，Ｄ・・・・・・のように
進行するが、割込要求がある場合には第４図（Ｂ）で示
すようにマイクロプログラムはマイクロ命令Ａ、Ｂ、Ｃ
，Ｃ＋１．ＴＱ・・・・・・のように進行し、Ｃ＋１〆
Ｄであるように選んでおくことによシ、マイクロプログ
ラムはＣ＋１を開始アドレスとする割込処理ルーチンに
分岐したことになる。
ド（ＮＡ）はＤであシ、割込要求がない場合ｉｃ ｔｄ
、第４図（Ａ）で説明したよりに、マイクロプログラ
ムはマイクロ命令Ａ、Ｂ、Ｃ，Ｄ・・・・・・のように
進行するが、割込要求がある場合には第４図（Ｂ）で示
すようにマイクロプログラムはマイクロ命令Ａ、Ｂ、Ｃ
，Ｃ＋１．ＴＱ・・・・・・のように進行し、Ｃ＋１〆
Ｄであるように選んでおくことによシ、マイクロプログ
ラムはＣ＋１を開始アドレスとする割込処理ルーチンに
分岐したことになる。
以上述べたように、本発明によるとハードウェアによる
割込用のトラップアドレス発生回路を用いることなく、
非同期事象の割込みを制御記憶中におけるマイクロ命令
の特定の構成を用いて自由に処理できる柔軟なマイクロ
プログラム制御装置を提供できる。
割込用のトラップアドレス発生回路を用いることなく、
非同期事象の割込みを制御記憶中におけるマイクロ命令
の特定の構成を用いて自由に処理できる柔軟なマイクロ
プログラム制御装置を提供できる。
本発明によると、割込みを検出するタイミングをマイク
ロ命令の中に設けた割込制御フィールドの内容で制御で
きるため、特別なハードウェアを用いることなく必要に
応じて割込みを自由にマスクすることができ、またマイ
クロプログラム中におけるその検出位置によシ予めどの
種類の割込みが発生するかをめる程度予測するようにす
るとともで籾、この場合には割込処理ルーテンにおける
原因の解析’ｔ８易にすることもできる。
ロ命令の中に設けた割込制御フィールドの内容で制御で
きるため、特別なハードウェアを用いることなく必要に
応じて割込みを自由にマスクすることができ、またマイ
クロプログラム中におけるその検出位置によシ予めどの
種類の割込みが発生するかをめる程度予測するようにす
るとともで籾、この場合には割込処理ルーテンにおける
原因の解析’ｔ８易にすることもできる。
さらにまた１本発明に用いる１加算回路はサプルーテ／
コールの戻シアドレスを発生するだめの１加算回路と共
用することによシバ−ドウエアの節減ｔはかることがで
きる。
コールの戻シアドレスを発生するだめの１加算回路と共
用することによシバ−ドウエアの節減ｔはかることがで
きる。
第１図は非同期事象の発生を説明するためのブロック図
、第２図は本発明の一実施例を示すブロック図、第３図
は前記実施例をさらに詳細に示す図、第４図（３）およ
び第４図回は本実施例の動作を説明するためのタイムチ
ャートである。 図において。 １・・・・・・制御記憶（Ｃ８）、２・・・・・・マイ
クロ命令レジスタ（１ｖｉＩＲＪ、３・・・・・・ｌ
７７１］算回路、４・・・・・・アドレスレジスタ（Ａ
Ｒ）、５・・・・・・選択回路、６・・・・・・割込原
因レジスタ回路（ＩＮＴＲ，）、７・・・・・・アンド
ゲート、５０・・・・・・インバータ、５１−１〜５１
−Ｎ、５１１／〜５１−Ｎ’・・・・・・アンドゲート
、５２−１〜５２−Ｎ・・・・・・オアゲート、６０・
・・・・・割込原因レジスタ、６１・・・・・・オアゲ
ート〇
、第２図は本発明の一実施例を示すブロック図、第３図
は前記実施例をさらに詳細に示す図、第４図（３）およ
び第４図回は本実施例の動作を説明するためのタイムチ
ャートである。 図において。 １・・・・・・制御記憶（Ｃ８）、２・・・・・・マイ
クロ命令レジスタ（１ｖｉＩＲＪ、３・・・・・・ｌ
７７１］算回路、４・・・・・・アドレスレジスタ（Ａ
Ｒ）、５・・・・・・選択回路、６・・・・・・割込原
因レジスタ回路（ＩＮＴＲ，）、７・・・・・・アンド
ゲート、５０・・・・・・インバータ、５１−１〜５１
−Ｎ、５１１／〜５１−Ｎ’・・・・・・アンドゲート
、５２−１〜５２−Ｎ・・・・・・オアゲート、６０・
・・・・・割込原因レジスタ、６１・・・・・・オアゲ
ート〇
Claims (1)
- 【特許請求の範囲】 マイクロプログラムを記憶する制御記憶手段と。 前記制御記憶手段から読出されたマイクロ命令を格納す
るマイクロ命令格納手段と、 マイクロ命令実行ごとに前記マイクロ命令格納手段内の
次に実行すべきマイクロ命令アドレスを含む第１のフィ
ールドの内容に１を加算する加算手段と、 前記加算手段の加算結果を格納する加算結果格納手段と
、 非同期事象の原因情報を格納保持する事象原因格納手段
と、 前記マイクロ命令格納手段内の前記非同期事象による割
込の受付を制御する情報？含む第２のフィールドが所定
の値でしかも前記事象原因格納手段の内容が所定の値で
あるときには前記加算結果格納手段の出力を選択し前記
マイクロ命令格納手段内の前記第２のフィールドが所定
の値でないときまたは前記事象原因格納手段の内容が所
定の値でないときには前記マイクロ命令格納手段内の前
記第１のフィールドの出力を選択する選択手段とを有し
、 前記選択手段の出力を用いて前記制御記憶手段内に記憶
されているマイクロ命令のアドレスを指定して次に実行
すべきマイクロ命令を前記マイクロ命令格納手段に読出
すようにしたことを特徴とするマイクロプログラム制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7448883A JPS59200343A (ja) | 1983-04-27 | 1983-04-27 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7448883A JPS59200343A (ja) | 1983-04-27 | 1983-04-27 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59200343A true JPS59200343A (ja) | 1984-11-13 |
| JPH0145650B2 JPH0145650B2 (ja) | 1989-10-04 |
Family
ID=13548720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7448883A Granted JPS59200343A (ja) | 1983-04-27 | 1983-04-27 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209530A (ja) * | 1990-01-12 | 1991-09-12 | Matsushita Electric Ind Co Ltd | 時分割マルチタスク実行装置 |
-
1983
- 1983-04-27 JP JP7448883A patent/JPS59200343A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209530A (ja) * | 1990-01-12 | 1991-09-12 | Matsushita Electric Ind Co Ltd | 時分割マルチタスク実行装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0145650B2 (ja) | 1989-10-04 |
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