JPS59213089A - デ−タラツチ回路 - Google Patents
デ−タラツチ回路Info
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- JPS59213089A JPS59213089A JP58086057A JP8605783A JPS59213089A JP S59213089 A JPS59213089 A JP S59213089A JP 58086057 A JP58086057 A JP 58086057A JP 8605783 A JP8605783 A JP 8605783A JP S59213089 A JPS59213089 A JP S59213089A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ニブルモード機能を有するダイナミック型メ
モリに係り、特にデータラ、チ回路の改良に関する。
モリに係り、特にデータラ、チ回路の改良に関する。
ニブルモード機能を有するダイナミック型メモリで、た
とえば２５６にビットの容量を有するものでは、第１図
に示すように全体をそれぞれ６４にビットの４つのセル
群Ｃａ、Ｃｂ、ＣｃおよびＣｄに分割して設けている。
とえば２５６にビットの容量を有するものでは、第１図
に示すように全体をそれぞれ６４にビットの４つのセル
群Ｃａ、Ｃｂ、ＣｃおよびＣｄに分割して設けている。
すなわち、各セル群Ｃ＆ｌ Ｃ１） 、 Ｃｃ、 Ｃｄ
はそれぞれ８ビ、トのロウアドレスＡＱＲ−Ａ２Ｂおよ
び８ビツトのカラムアドレスＡＤＯ〜Ａ７Ｃによって選
択される６４にビットのメモリセルを有する。
はそれぞれ８ビ、トのロウアドレスＡＱＲ−Ａ２Ｂおよ
び８ビツトのカラムアドレスＡＤＯ〜Ａ７Ｃによって選
択される６４にビットのメモリセルを有する。
ことで、たとえばニブルモードの読出しサイクルの場合
、ロウアドレス選択信号（以下ＲＡＳと略称する）およ
びカラムアドレス選択信号（以下工と略称する）によっ
て指定されたアドレスＸ ＋ ｙについて各セル群Ｃａ
、 ｃｂ、 Ｃｃ、 ｃｄの対応するメモリセルの内容
が読出され４ビツトラツチＬｈに取シ込まれる。そして
、この後面を変化させる毎に読出しレジスタＲｒを介し
て４ビツトラツチＬｈの各内容を順次かつサイクリック
に読出し、出力データＤ。ｕｔとして出方する。
、ロウアドレス選択信号（以下ＲＡＳと略称する）およ
びカラムアドレス選択信号（以下工と略称する）によっ
て指定されたアドレスＸ ＋ ｙについて各セル群Ｃａ
、 ｃｂ、 Ｃｃ、 ｃｄの対応するメモリセルの内容
が読出され４ビツトラツチＬｈに取シ込まれる。そして
、この後面を変化させる毎に読出しレジスタＲｒを介し
て４ビツトラツチＬｈの各内容を順次かつサイクリック
に読出し、出力データＤ。ｕｔとして出方する。
またニブルモードの書込みサイクルの場合も同様に入力
データＤｔｎｔｄｆｉ）込みレジスタｗｒを介して４ビ
ツトラツチＬｈの各ビットに順次に格納され、この後、
各セル群Ｃａ、ｃｂＩｃ０．Ｃｄの対応するトＡ８Ｒ＋
カラムアドレス信号の最上位ビットＡ８Ｃを与えられか
つ、葦の変化に応じてサイクリックにカウント動作を行
ないそのカウント値に応じて４ビツトラツチＬｈがら特
定の１ピツトを選択するプログラムカウンタである。ま
たＳｒは読出しサイクルおよび書込みサイクルの指定に
応じて読出しレジスタＲｒまたは書込みレジスタＷｒの
一方を選択してデータの入・出力を行なうセレクタであ
る。
データＤｔｎｔｄｆｉ）込みレジスタｗｒを介して４ビ
ツトラツチＬｈの各ビットに順次に格納され、この後、
各セル群Ｃａ、ｃｂＩｃ０．Ｃｄの対応するトＡ８Ｒ＋
カラムアドレス信号の最上位ビットＡ８Ｃを与えられか
つ、葦の変化に応じてサイクリックにカウント動作を行
ないそのカウント値に応じて４ビツトラツチＬｈがら特
定の１ピツトを選択するプログラムカウンタである。ま
たＳｒは読出しサイクルおよび書込みサイクルの指定に
応じて読出しレジスタＲｒまたは書込みレジスタＷｒの
一方を選択してデータの入・出力を行なうセレクタであ
る。
第２図は上記読出しサイクルの動作を示す波形図でロウ
アドレス選択信号が“Ｌ″レベルなって有効期間中に与
えられるアドレス信号Ａｏ〜Ａ８をロウアドレスとし、
さらにカラムアドレス選択信号が” Ｌ“レベルとなっ
て有効期間中に与えられるアドレス信号Ａ、−へ８をカ
ララムアドレスとする。このようにしてロウおよびカラ
ムの各アドレスを選択した後、ＣＡＳが変化する毎に４
ビツトレジスタＬｈのセルの内容が、ロウアドレスＡ８
Ｒ、カラムアドレスＡ８ｃで指定されたセルを先頭に順
次かつサイクリックに出力される。
アドレス選択信号が“Ｌ″レベルなって有効期間中に与
えられるアドレス信号Ａｏ〜Ａ８をロウアドレスとし、
さらにカラムアドレス選択信号が” Ｌ“レベルとなっ
て有効期間中に与えられるアドレス信号Ａ、−へ８をカ
ララムアドレスとする。このようにしてロウおよびカラ
ムの各アドレスを選択した後、ＣＡＳが変化する毎に４
ビツトレジスタＬｈのセルの内容が、ロウアドレスＡ８
Ｒ、カラムアドレスＡ８ｃで指定されたセルを先頭に順
次かつサイクリックに出力される。
同様に書込みサイクルの場合も第３図に示す波形図のよ
うに■が゛Ｌ″レベルとなって有効期間中に与えられる
アドレス信号Ａｎ〜Ａ８をロウアドレスとし、さらに工
が′Ｌ”レベルとなって有効期間中に与えられるアドレ
ス信号ＡＯ−Ａ８をカラムアドレスとする。このように
してロウおよびカラムの各アドレスを選択した後、書込
み信号■■が有効になり、かつのが変化する毎に書込み
がなされる。たとえば４ビツトラツチＬｈの内容がｃｏ
ｄ、ａ、ｌ）の所、データｅ １ ｆ ＋ ｇ ＊ ’
ｂ ＋ ｌ ＋ ｊ ＋ ｋ ＋ ｌ ＋ ｍ、ｎ Ｈ
Ｏが順次に与えられたとすると先ずデータＣはデータｅ
に書き換えがなされる。続いてデータｄからｆＸ ａか
らｇ、ｂからｈ ＋ ｅがらｉ、ｆからｊ、ｇからに＋
ｈからｌ、ｉがらｍ、ｊがらｎ、ｋから００書き換えが
行なわれる。そして上記ロウアドレスおよびカラムアド
レスによって指定される各セル群ｃ、Ｌ、ｃｂ、ｃｃ、
ｃｄの対応するセルに対しては、最後に書き換えられた
データが書込まれ、それ以前のデータは無効になる。
うに■が゛Ｌ″レベルとなって有効期間中に与えられる
アドレス信号Ａｎ〜Ａ８をロウアドレスとし、さらに工
が′Ｌ”レベルとなって有効期間中に与えられるアドレ
ス信号ＡＯ−Ａ８をカラムアドレスとする。このように
してロウおよびカラムの各アドレスを選択した後、書込
み信号■■が有効になり、かつのが変化する毎に書込み
がなされる。たとえば４ビツトラツチＬｈの内容がｃｏ
ｄ、ａ、ｌ）の所、データｅ １ ｆ ＋ ｇ ＊ ’
ｂ ＋ ｌ ＋ ｊ ＋ ｋ ＋ ｌ ＋ ｍ、ｎ Ｈ
Ｏが順次に与えられたとすると先ずデータＣはデータｅ
に書き換えがなされる。続いてデータｄからｆＸ ａか
らｇ、ｂからｈ ＋ ｅがらｉ、ｆからｊ、ｇからに＋
ｈからｌ、ｉがらｍ、ｊがらｎ、ｋから００書き換えが
行なわれる。そして上記ロウアドレスおよびカラムアド
レスによって指定される各セル群ｃ、Ｌ、ｃｂ、ｃｃ、
ｃｄの対応するセルに対しては、最後に書き換えられた
データが書込まれ、それ以前のデータは無効になる。
したがって、４ビツトラツチＬｈのセルａ ＋ ｂ ＋
ｃ、ｄに対応する各セル群Ｃａ、ｃｂ、ｃｃｌｃｄノ対
応するセルの内容はそれぞれデータ０ 、１１ ｍ Ｉ
ｎとなる。
ｃ、ｄに対応する各セル群Ｃａ、ｃｂ、ｃｃｌｃｄノ対
応するセルの内容はそれぞれデータ０ 、１１ ｍ Ｉ
ｎとなる。
すなわち、このようなニブルモード機能を有するダイナ
ミック型メモリでは耶を″Ｌ’−レベルに保持したまま
ＣＡＳを短周期で変化させることによりアドレスを変化
させることなく、上記カラムアドレス選択信号に同期し
て高速に一連のアドレスの４ビツトのデータの読出し、
書込みを行なうことができる。
ミック型メモリでは耶を″Ｌ’−レベルに保持したまま
ＣＡＳを短周期で変化させることによりアドレスを変化
させることなく、上記カラムアドレス選択信号に同期し
て高速に一連のアドレスの４ビツトのデータの読出し、
書込みを行なうことができる。
第４図は４ビットラッチＩ４．を示すブロック図テ各ゞ
＃７７Ｃ，・Ｃｂ・ＣＣ・Ｃｄから読出したデータを４
組のラッチ線対、ｌ１０１．’１７Ｕ１ 、 ｌ１０２
、 ｌ１０２ 、 ｌ１０５ 。
＃７７Ｃ，・Ｃｂ・ＣＣ・Ｃｄから読出したデータを４
組のラッチ線対、ｌ１０１．’１７Ｕ１ 、 ｌ１０２
、 ｌ１０２ 、 ｌ１０５ 。
Ｇ’６３．Ｉｌｏ ４． Ｉｌｏ ４を介して４個のラ
ッチ回路Ｌ１゜”２ ＋ ＴＪ５ ｒ Ｌ４へ与える。
ッチ回路Ｌ１゜”２ ＋ ＴＪ５ ｒ Ｌ４へ与える。
そして各ランチ回路Ｌ１ ＋ Ｌ２ ＋Ｌ３． Ｌ４の
出力はそれぞれ一対のトランジスタＴｒ１ａ。
出力はそれぞれ一対のトランジスタＴｒ１ａ。
ＴｒＢ）＋Ｔｒ２４＋Ｔｒ２ｂ＋Ｔｒ、ａ＋Ｔｒｘｂ＋
Ｔｒ＋ａ＋Ｔｒ４ｂからなるスイッチングトランジスタ
対Ｓ１．Ｓ２．Ｓ３．Ｓ４を介して読出しレジスタＲｒ
へ与える。上記スイッチングトランジスタ対Ｓ＋ １ｓ
２１ｓ３１ｓ４の各ダートにはプログラムカウンタの選
択信号Ｒ１，Ｒ２＋ＲＩＲ４を与え、この選択信号Ｒ，
、Ｒ２、Ｒ３、Ｒ４によって指定された１個のスイッチ
ングトランジスタ対” １ ＋ ３２ ｒ ８５ ＋
８４だけがオンして対応するランチ回路りの出力を出力
線対、Ｄｏ 、 Ｄｏを介して読出しレジスタＲｒへ与
え、この読出しレジスタＲｒがらデータが出力される。
Ｔｒ＋ａ＋Ｔｒ４ｂからなるスイッチングトランジスタ
対Ｓ１．Ｓ２．Ｓ３．Ｓ４を介して読出しレジスタＲｒ
へ与える。上記スイッチングトランジスタ対Ｓ＋ １ｓ
２１ｓ３１ｓ４の各ダートにはプログラムカウンタの選
択信号Ｒ１，Ｒ２＋ＲＩＲ４を与え、この選択信号Ｒ，
、Ｒ２、Ｒ３、Ｒ４によって指定された１個のスイッチ
ングトランジスタ対” １ ＋ ３２ ｒ ８５ ＋
８４だけがオンして対応するランチ回路りの出力を出力
線対、Ｄｏ 、 Ｄｏを介して読出しレジスタＲｒへ与
え、この読出しレジスタＲｒがらデータが出力される。
第５図１は、従来のラッチ回路の一例を示す回路図で、
う、チ線対Ｉ１０ 、 Ｙ７５をそれぞれ４個のＭＯＳ
−ＦＥＴ 、 １ 、 ’２ 、３ 、４および５ 、
６ 、７゜８を直列に介して出力線対Ｄｏ 、 Ｄｏに
接続している。そしてＭＯＳ−ＦＥＴ １ 、２のｒ−
）を共通にラッチ線のに接続している。またＭＯＳ−Ｆ
ＥＴ ５ 。
う、チ線対Ｉ１０ 、 Ｙ７５をそれぞれ４個のＭＯＳ
−ＦＥＴ 、 １ 、 ’２ 、３ 、４および５ 、
６ 、７゜８を直列に介して出力線対Ｄｏ 、 Ｄｏに
接続している。そしてＭＯＳ−ＦＥＴ １ 、２のｒ−
）を共通にラッチ線のに接続している。またＭＯＳ−Ｆ
ＥＴ ５ 。
６のダートを共通にラッチ線Ｉ１０に接続している。そ
してＭＯＳ−ＦＥＴ １ 、２の直列接続点およびＭＯ
Ｓ−ＦＥＴ ５．６の直列接続点を相互にノードＮ１を
介して接続し、かつこのノードＮ１をＭＯＳ−ＦＥＴ
９を介して電源■ｓｓに接続している。
してＭＯＳ−ＦＥＴ １ 、２の直列接続点およびＭＯ
Ｓ−ＦＥＴ ５．６の直列接続点を相互にノードＮ１を
介して接続し、かつこのノードＮ１をＭＯＳ−ＦＥＴ
９を介して電源■ｓｓに接続している。
なおこのＭＯＳ−ＦＥＴ ９のダートにはクロックパル
スφＬを与えるようにしている。そしてＭＯＳ−ＦＥＴ
２．３間はノードＮ２を介して直列に接続し、ＭＯＳ−
ＦＥＴ ６ 、７間はノードＮ３を介して直列に接続し
ている。そしてＭＯＳ−ＦＥＴ ３ 、７のダートを共
通に接続し、ここにクロックパルスφｇを与える。さら
にＭＯＳ−ＦＥＴ ３ 、４間をノードＮ４を介して直
列に接続し、ＭＯＳ−ＦＥＴ ７ 、８間をノードＮ５
を介して直列に接続している。そしてＭＯＳ−ＦＥＴ
４ 、８からなる第２のトランジスタ対のダートを共通
に接続し、ここに選択信号Ｒを与えるようにしている。
スφＬを与えるようにしている。そしてＭＯＳ−ＦＥＴ
２．３間はノードＮ２を介して直列に接続し、ＭＯＳ−
ＦＥＴ ６ 、７間はノードＮ３を介して直列に接続し
ている。そしてＭＯＳ−ＦＥＴ ３ 、７のダートを共
通に接続し、ここにクロックパルスφｇを与える。さら
にＭＯＳ−ＦＥＴ ３ 、４間をノードＮ４を介して直
列に接続し、ＭＯＳ−ＦＥＴ ７ 、８間をノードＮ５
を介して直列に接続している。そしてＭＯＳ−ＦＥＴ
４ 、８からなる第２のトランジスタ対のダートを共通
に接続し、ここに選択信号Ｒを与えるようにしている。
さらに出力線対Ｄｏ 、 Ｄ。
の間にＭＯＳ−ＦＥＴ １０を介挿するとともに、それ
ぞれ電源Ｖｌ）Ｉｌとの間にＭＯＳ−ＦＥＴ １１．１
２を介挿するようにしている。そしてこれらのＭＯＳ
−ＦＦｊＴ ｆ Ｏ、１２、１２のケ９−トヘクロノク
パルスφ、を与えるようにしている。
ぞれ電源Ｖｌ）Ｉｌとの間にＭＯＳ−ＦＥＴ １１．１
２を介挿するようにしている。そしてこれらのＭＯＳ
−ＦＦｊＴ ｆ Ｏ、１２、１２のケ９−トヘクロノク
パルスφ、を与えるようにしている。
このようにすれば第６図に示すタイミング図のように菖
が”Ｈ”レベルではラッチ線対Ｉ１０ 、 Ｉｌｏは電
源ＶＤＤの電位まで７０リチヤージされる。またのが“
Ｈ″のときは、クロックφ、は（） ＶＤＤ ＋ＶＴ
）であり、ＭＯＳ−ＦＥＴ １０，１１゜１２によって
出力線対Ｄｏ 、Ｄｏは電源ｖＤＤまでプリチャージさ
れる。そしてＣＡＳが立下ると、ラッチ線対Ｉ１０ 、
Ｉｌｏはメモリのセルからのデータが転送されてデー
タの内容に応じたレベルとなる。そしてこのラッチ線対
Ｉ１０ 、 Ｄがデータに応じたレベルになると、クロ
ックφ、が立上り、ノードＮ１は電源ｖ８Ｂに接続され
てＭＯＳ −ＦＥＴ １ 、５によって構成されるフリ
ップフロップはデータの内容に応じてその一方がオンす
る。
が”Ｈ”レベルではラッチ線対Ｉ１０ 、 Ｉｌｏは電
源ＶＤＤの電位まで７０リチヤージされる。またのが“
Ｈ″のときは、クロックφ、は（） ＶＤＤ ＋ＶＴ
）であり、ＭＯＳ−ＦＥＴ １０，１１゜１２によって
出力線対Ｄｏ 、Ｄｏは電源ｖＤＤまでプリチャージさ
れる。そしてＣＡＳが立下ると、ラッチ線対Ｉ１０ 、
Ｉｌｏはメモリのセルからのデータが転送されてデー
タの内容に応じたレベルとなる。そしてこのラッチ線対
Ｉ１０ 、 Ｄがデータに応じたレベルになると、クロ
ックφ、が立上り、ノードＮ１は電源ｖ８Ｂに接続され
てＭＯＳ −ＦＥＴ １ 、５によって構成されるフリ
ップフロップはデータの内容に応じてその一方がオンす
る。
このと＠ ＭＯＳ−ＦＥＴ’、？ 、 ｅの一方もデー
タの内容に応じてオンし、ラッチ線対Ｉ１０．Ｉ１０の
一方を放電すると同時にノードＮ２．Ｎ３の一方を放電
する。なお、ノードＮｌ、Ｎ２．Ｎ３は預Ｂが” Ｈ”
のノリチャージ時には、電圧ＶＤＤ −ＶＴに充電され
ている。ここでこのラッチ回路が選択されたとするとク
ロックパルスφ、が電位ｖｐまで立上り、やや遅れて選
択信号Ｒも立上る。
タの内容に応じてオンし、ラッチ線対Ｉ１０．Ｉ１０の
一方を放電すると同時にノードＮ２．Ｎ３の一方を放電
する。なお、ノードＮｌ、Ｎ２．Ｎ３は預Ｂが” Ｈ”
のノリチャージ時には、電圧ＶＤＤ −ＶＴに充電され
ている。ここでこのラッチ回路が選択されたとするとク
ロックパルスφ、が電位ｖｐまで立上り、やや遅れて選
択信号Ｒも立上る。
しだがって、ノードＮ２．Ｎ４と出力線ＤＯ，ノードＮ
３ 、Ｎ５と出力線面が接続されてＭＯＳ −ＦＥＴ
Ｊ 、 ５からなるフリップフロップが保持したデータ
に応じて出力線対Ｄｏ 、 Ｄｏの一方が放電され、他
方はフローティング状態でプリチャージレベルを維持す
る。
３ 、Ｎ５と出力線面が接続されてＭＯＳ −ＦＥＴ
Ｊ 、 ５からなるフリップフロップが保持したデータ
に応じて出力線対Ｄｏ 、 Ｄｏの一方が放電され、他
方はフローティング状態でプリチャージレベルを維持す
る。
しかして出力線対ＤＯ、Ｄｏの一方は電源ＶａＢに接続
されるが、他方はフレーティングのままであり、ここに
他のノードを接続した場合には電荷が分割されてレベル
の低下を生じ、あるいはフローティンダレベルにあるた
めにリーク等によってレベルも不安定である。
されるが、他方はフレーティングのままであり、ここに
他のノードを接続した場合には電荷が分割されてレベル
の低下を生じ、あるいはフローティンダレベルにあるた
めにリーク等によってレベルも不安定である。
なおこのような構成のラッチ回路でＭＯＳ−ＦＥＴ３．
７からなる第１のトランジスタ対で構成するダートを設
ける理由は、書込みサイクル時に出力線対Ｄｏ 、Ｄｏ
のレベルを維持するだめである。
７からなる第１のトランジスタ対で構成するダートを設
ける理由は、書込みサイクル時に出力線対Ｄｏ 、Ｄｏ
のレベルを維持するだめである。
すなわち、書込み時にはラッチ線対Ｉ１０ 、 Ｉｌｏ
は書込みデータに従って強制的にレベルを変化させる。
は書込みデータに従って強制的にレベルを変化させる。
したがってこの時には、クロックφ５をパＬ＃レベルと
し、ＭＯＳ−ＦＥＴ ３ 、７をオフして出力線対Ｄｏ
、 Ｄｏのレベルが変化しないようにしている。
し、ＭＯＳ−ＦＥＴ ３ 、７をオフして出力線対Ｄｏ
、 Ｄｏのレベルが変化しないようにしている。
すなわち第５図に示すような従来のラッチ回路では、デ
ータが転送されると、出力線対Ｄｏ。
ータが転送されると、出力線対Ｄｏ。
面の一方はデータ転送を行なったラッチ回路によって電
源Ｖ、ｌｌに接続されるが、他方はフローティングの高
レベルである。このために上記ラッチ回路の出力を出力
線対Ｄｏ 、Ｄｏを介して与えられるデータ出力回路で
、上記フローティングの高レベルにある出力線に接続さ
れる回路は、不確定なフローティンダレベルで動作する
ことになる。またこのようにフローティングの高レベル
にある出力線を他のノードを充電するために利用するこ
とも困難になり、上記データ出力回路で出力線対のレベ
ルを利用してリセット。
源Ｖ、ｌｌに接続されるが、他方はフローティングの高
レベルである。このために上記ラッチ回路の出力を出力
線対Ｄｏ 、Ｄｏを介して与えられるデータ出力回路で
、上記フローティングの高レベルにある出力線に接続さ
れる回路は、不確定なフローティンダレベルで動作する
ことになる。またこのようにフローティングの高レベル
にある出力線を他のノードを充電するために利用するこ
とも困難になり、上記データ出力回路で出力線対のレベ
ルを利用してリセット。
セット等を行なう場合に大きな障害となる。
本発明は上記の事情に鑑みてなされたもので、データ出
力時に出力線対Ｄｏ 、Ｄｏの一方を電源ｖ、８．他方
を電源ＶＤＤに接続することにより、上記出力線対によ
りデータ出力回路のノード等の充電を行なうことができ
るデータラッチ回路を提供することを目的とするもので
ある。
力時に出力線対Ｄｏ 、Ｄｏの一方を電源ｖ、８．他方
を電源ＶＤＤに接続することにより、上記出力線対によ
りデータ出力回路のノード等の充電を行なうことができ
るデータラッチ回路を提供することを目的とするもので
ある。
すなわち本発明は、メモリのセルのデータをラッチ線対
を介してフリツプフロツプへ与え、この出力に第１のト
ランジスタ対を設け、さらにこの出力に選択信号によっ
て導通する第２のトランジスタ対を介挿し、上記ラッチ
線対と電源との間に第１のチャージ用トランジスタを介
挿し、第１．第２のトランジスタ対間のノードと電源と
の間に第２のチャージ用トランジスタを介挿し、かつ第
１．第２のチャージ用トランジスタのダート入力となる
ノードを容量カンプリングによってプルアップするコン
デンサを設けたことを特徴とするものである。
を介してフリツプフロツプへ与え、この出力に第１のト
ランジスタ対を設け、さらにこの出力に選択信号によっ
て導通する第２のトランジスタ対を介挿し、上記ラッチ
線対と電源との間に第１のチャージ用トランジスタを介
挿し、第１．第２のトランジスタ対間のノードと電源と
の間に第２のチャージ用トランジスタを介挿し、かつ第
１．第２のチャージ用トランジスタのダート入力となる
ノードを容量カンプリングによってプルアップするコン
デンサを設けたことを特徴とするものである。
以下本発明の一実施例を第５図と同一部分に同一符号を
付与して第７図に示す回路図を参照して説明する。すな
わち、ラッチ綜工沙とノードＮ４との間にＨｏ８−ＦＥ
Ｔ Ｉ Ｊ 、 １４を直列に介挿している。そしてＨ
ｏ８−ＦＥＴ １３ 、１４のダートをそれぞれラッチ
線対Ｉ１０ 、 Ｉｌｏに接続している。まだラッチ線
区とノードＮ５との間にＨｏ３−ＦＦＪＴ １５ 、１
６を直列に介挿している。そしてＨｏ８−ＦＥＴ Ｊ
５ 、１６のダートをそれぞれラッチ線Ｉ１０ 、 Ｉ
ｌｏに接続している。そしてラッチ線対Ｉ１０ 、 Ｉ
ｌｏと電源ＶＤＤとの閂にそれぞれ第１のチャージ用ト
ランジスタ、すなわちＭＯＳ−ＦＥＴ１７．１ｇを介挿
している。またノードＮ４゜Ｎ５と電源ＶＤＤとの間に
第２のチャージ用トランジスタ、すなわちＨｏ８−ＦＥ
Ｔ １９ 、２０を介挿している。そしてＨｏ３−ＦＥ
Ｔ ２３ 、１４の直列接続点とＨｏ３−ＦＥＴ １７
、１９のゲートとをノードＮ６を介して接続し、かつ
ここにコンデンサＣ１を介して容量結合によシクロツク
パルスφを供給している。またＨｏ３−ＦＥＴ １５
、１６の直列接続点とｈｉＯ８−ＦＥＴ １８ 、２０
のケ５−トとをノードＮ７を介して接続し、かつとこに
コンデンサＣＩを介してクロックノクルスφを供給し−
ｃいる。
付与して第７図に示す回路図を参照して説明する。すな
わち、ラッチ綜工沙とノードＮ４との間にＨｏ８−ＦＥ
Ｔ Ｉ Ｊ 、 １４を直列に介挿している。そしてＨ
ｏ８−ＦＥＴ １３ 、１４のダートをそれぞれラッチ
線対Ｉ１０ 、 Ｉｌｏに接続している。まだラッチ線
区とノードＮ５との間にＨｏ３−ＦＦＪＴ １５ 、１
６を直列に介挿している。そしてＨｏ８−ＦＥＴ Ｊ
５ 、１６のダートをそれぞれラッチ線Ｉ１０ 、 Ｉ
ｌｏに接続している。そしてラッチ線対Ｉ１０ 、 Ｉ
ｌｏと電源ＶＤＤとの閂にそれぞれ第１のチャージ用ト
ランジスタ、すなわちＭＯＳ−ＦＥＴ１７．１ｇを介挿
している。またノードＮ４゜Ｎ５と電源ＶＤＤとの間に
第２のチャージ用トランジスタ、すなわちＨｏ８−ＦＥ
Ｔ １９ 、２０を介挿している。そしてＨｏ３−ＦＥ
Ｔ ２３ 、１４の直列接続点とＨｏ３−ＦＥＴ １７
、１９のゲートとをノードＮ６を介して接続し、かつ
ここにコンデンサＣ１を介して容量結合によシクロツク
パルスφを供給している。またＨｏ３−ＦＥＴ １５
、１６の直列接続点とｈｉＯ８−ＦＥＴ １８ 、２０
のケ５−トとをノードＮ７を介して接続し、かつとこに
コンデンサＣＩを介してクロックノクルスφを供給し−
ｃいる。
このような構成であれば第８図に示すタイミング図のよ
うにＲＡＳが立下ｐ、ＣＡＳが最初に立下るまでのノリ
チャージ時には、Ｉ１０線対は電源ＶＤＤまで充電され
ている。寸たクロックφ。
うにＲＡＳが立下ｐ、ＣＡＳが最初に立下るまでのノリ
チャージ時には、Ｉ１０線対は電源ＶＤＤまで充電され
ている。寸たクロックφ。
が■ｐ（〉■ＤＤ十ｖＴ）ルヘルにあるので、Ｈｏ８−
ＦＥＴＭ ｏ 、 ７ Ｚ 、 １．？ハオ７Ｌテ出力
線対Ｄｏ。
ＦＥＴＭ ｏ 、 ７ Ｚ 、 １．？ハオ７Ｌテ出力
線対Ｄｏ。
ＤＯもＶＤＤ ４で充電される。ここでラッチ線対Ｉ１
０ 、 ＩｌｏもｖＤＤレヘレベあるノｆ Ｈｏ５−Ｆ
ＥＴ １ 。
０ 、 ＩｌｏもｖＤＤレヘレベあるノｆ Ｈｏ５−Ｆ
ＥＴ １ 。
５．２，６，１３．１５，１４．１６はオンしていてノ
ードＮｌ、Ｎ２．Ｎ３．Ｎ４．Ｎ５゜Ｎ７はＶＤＤ
ｖ、のレベルとなる。
ードＮｌ、Ｎ２．Ｎ３．Ｎ４．Ｎ５゜Ｎ７はＶＤＤ
ｖ、のレベルとなる。
ここで副が立下るとφ、がＶ８！１へと立下シ、Ｈｏ８
−ＦＫＴ １０ 、１１ 、 Ｊ ２がオフして出力線
対Ｄｏ 、Ｄｏはフローティングとなる。そして、ラッ
チ線対Ｉ１０ 、 Ｉｌｏへデータが出てくる。ここで
ラッチ線Ｉ１０は高レベル、房は低レベルであるような
データが与えられたとする。このデータによシラッチ線
対Ｉ１０ 、 Ｉｌｏのレベルが確定するとクロ、りＡ
ルスφ、が立上りＨｏ８−ＦＥＴ ９がオンする。ノー
ドＮ１は電位ｖ１１．へと接続されるのでＨｏ８−ＦＥ
Ｔ １ 、５はフリツプフロツプを形成してラッチ線Ｉ
１０をＨｏ８−ＦＥＴ ５を介しテｖｓｓルベルへと下
げる。ここでＨｏ８−ＦＥＴ Ｊ 、 ２ 、 Ｊ ３
゜１６はオフする。このり、’１Ｏ８−Ｆ’ＥＴ １が
オフすることでラッチ線Ｉ１０は高レベルを保持する。
−ＦＫＴ １０ 、１１ 、 Ｊ ２がオフして出力線
対Ｄｏ 、Ｄｏはフローティングとなる。そして、ラッ
チ線対Ｉ１０ 、 Ｉｌｏへデータが出てくる。ここで
ラッチ線Ｉ１０は高レベル、房は低レベルであるような
データが与えられたとする。このデータによシラッチ線
対Ｉ１０ 、 Ｉｌｏのレベルが確定するとクロ、りＡ
ルスφ、が立上りＨｏ８−ＦＥＴ ９がオンする。ノー
ドＮ１は電位ｖ１１．へと接続されるのでＨｏ８−ＦＥ
Ｔ １ 、５はフリツプフロツプを形成してラッチ線Ｉ
１０をＨｏ８−ＦＥＴ ５を介しテｖｓｓルベルへと下
げる。ここでＨｏ８−ＦＥＴ Ｊ 、 ２ 、 Ｊ ３
゜１６はオフする。このり、’１Ｏ８−Ｆ’ＥＴ １が
オフすることでラッチ線Ｉ１０は高レベルを保持する。
そしてＨｏ８−ＦＥＴ Ｉ Ｊがオフすることでノード
Ｎ６はラッチ線Ｉ１０から切離される。またＨｏ８−Ｆ
ＥＴ ２がオフすることでノードＮ２はノードＮ１がら
切離されて高レベルを保つ。ラッチ紳イが電位ｖ８８に
なるのにとも々い、ノードＮ３．Ｎ７もＶａｓレベルと
なる。次にクロック・ぐルスφ８カｖｐに立上ると、Ｍ
ＯＳ−ＦＥＴ ３ 、７がＯＮＬ、てノードＮ５はノー
ドＮ３とつながりｖ８ｓレベルとなる０ついでクロック
パルスφが立上ると、コンデンサＣ１によって、ノード
Ｎ６のレベルが上昇する。このとき、ＭＯＳ−ＦＥＴ
１４のダート入力はＶＤＤ程度のレベルであり、ノード
Ｎ４はＶＤＤ−ＶＴ程度ノ１／ ヘ／ｌ／にあるノテ、
ＭＯＳ−ＦＥＴ１４はバリヤとして働き、ノードＮ ６
ｉ’ｊ： Ｖｐまでレベルが上昇する。そして、ＭＯＳ
−ＦＥＴ １７．１９がオンしてう、チ線ｒ７ｏをＶｌ
ｌｌ＋に接続し、ノードＮ４をＶＤＤに接続し、■Ｉ）
Ｄレベルとする。そしてクロックパルスφが立上がって
も、ノードＮ７はＶ８１１１と接続されているのでレベ
ルは上昇しない。ここで、このラッチ回路が出力線対Ｄ
ｏ 、 Ｄｏに接続されると、選択信号ＲがＶ−で立上
り、ＭＯＳ−ＦＥＴ ４ 、 ｇ カオｙする。出力線
り。
Ｎ６はラッチ線Ｉ１０から切離される。またＨｏ８−Ｆ
ＥＴ ２がオフすることでノードＮ２はノードＮ１がら
切離されて高レベルを保つ。ラッチ紳イが電位ｖ８８に
なるのにとも々い、ノードＮ３．Ｎ７もＶａｓレベルと
なる。次にクロック・ぐルスφ８カｖｐに立上ると、Ｍ
ＯＳ−ＦＥＴ ３ 、７がＯＮＬ、てノードＮ５はノー
ドＮ３とつながりｖ８ｓレベルとなる０ついでクロック
パルスφが立上ると、コンデンサＣ１によって、ノード
Ｎ６のレベルが上昇する。このとき、ＭＯＳ−ＦＥＴ
１４のダート入力はＶＤＤ程度のレベルであり、ノード
Ｎ４はＶＤＤ−ＶＴ程度ノ１／ ヘ／ｌ／にあるノテ、
ＭＯＳ−ＦＥＴ１４はバリヤとして働き、ノードＮ ６
ｉ’ｊ： Ｖｐまでレベルが上昇する。そして、ＭＯＳ
−ＦＥＴ １７．１９がオンしてう、チ線ｒ７ｏをＶｌ
ｌｌ＋に接続し、ノードＮ４をＶＤＤに接続し、■Ｉ）
Ｄレベルとする。そしてクロックパルスφが立上がって
も、ノードＮ７はＶ８１１１と接続されているのでレベ
ルは上昇しない。ここで、このラッチ回路が出力線対Ｄ
ｏ 、 Ｄｏに接続されると、選択信号ＲがＶ−で立上
り、ＭＯＳ−ＦＥＴ ４ 、 ｇ カオｙする。出力線
り。
は、ノードＮ４に接続されＭＯＳ−ＦＥＴ ４を介して
ＶＤＤに接続されｖＤＤレベルが確定する。出方線面は
ＭｏＳ、−ＦＥＴｓ 、 ７ 、 ｅを介して■ｓ８に
接続されｖｓ８レベルとなる。この後、クロックツぐル
スφ２はＶ８Ｂに立下り、ＭＯＳ−ＦＥＴ ３ 、７は
オフする。
ＶＤＤに接続されｖＤＤレベルが確定する。出方線面は
ＭｏＳ、−ＦＥＴｓ 、 ７ 、 ｅを介して■ｓ８に
接続されｖｓ８レベルとなる。この後、クロックツぐル
スφ２はＶ８Ｂに立下り、ＭＯＳ−ＦＥＴ ３ 、７は
オフする。
この後、書込みを行なって、ラッチ線Ｉ１０ 、 Ｉ、
乃のレベルを逆転する。しだがって、う、チ線工沖は■
ｓｓ、ルではＶＤＤへと接続されＭＯＳ−ＦＥＴ１．５
からなるフリツプフロツプを強制的に反転する。そして
ＭＯＳ−ＦＥＴ １４ 、５ 、６ 、１５はオフし、
ＭＯＳ−ＦＦｊＴ １ 、２ 、１３ 、１６はオンす
る。ノードＮ７はＭＯＳ−ＦＥＴ １５がオフし、ＭＯ
Ｓ−ＦＥＴ １６がオンすることでラッチ線Ｉ１０から
切離されてノードＮ５に接続される。ノードＮ６はＭＯ
Ｓ−ＦＥＴ １３がオンし、ＭＯＳ−ＦＢＴ １４ カ
オフするのでラッチ線Ｉ１０に接続されノードＮ４から
切離される。そしてノードＮ６のレベルはｖｓ８となシ
、ＭＯＳ−ＦＥＴ １７ 、１９はオフし、ラッチ線Ｉ
１０とノードＮ４はＶＤＤから切離される。
乃のレベルを逆転する。しだがって、う、チ線工沖は■
ｓｓ、ルではＶＤＤへと接続されＭＯＳ−ＦＥＴ１．５
からなるフリツプフロツプを強制的に反転する。そして
ＭＯＳ−ＦＥＴ １４ 、５ 、６ 、１５はオフし、
ＭＯＳ−ＦＦｊＴ １ 、２ 、１３ 、１６はオンす
る。ノードＮ７はＭＯＳ−ＦＥＴ １５がオフし、ＭＯ
Ｓ−ＦＥＴ １６がオンすることでラッチ線Ｉ１０から
切離されてノードＮ５に接続される。ノードＮ６はＭＯ
Ｓ−ＦＥＴ １３がオンし、ＭＯＳ−ＦＢＴ １４ カ
オフするのでラッチ線Ｉ１０に接続されノードＮ４から
切離される。そしてノードＮ６のレベルはｖｓ８となシ
、ＭＯＳ−ＦＥＴ １７ 、１９はオフし、ラッチ線Ｉ
１０とノードＮ４はＶＤＤから切離される。
そしてＣＡＳが立下がって、クロックパルスりがｖｐに
立上ると、ＭＯＳ−ＰＥＴ １０ 、 Ｉ １ 、Ｚ
２がオンして出力線対Ｄｏ 、 ＤＯはＶＤＤに接続さ
れる。
立上ると、ＭＯＳ−ＰＥＴ １０ 、 Ｉ １ 、Ｚ
２がオンして出力線対Ｄｏ 、 ＤＯはＶＤＤに接続さ
れる。
この後、クロ、クツｅルスφは立下るが、選択信号Ｒは
まだＶ、レベルにあるのでノードＮ ４．Ｎ ５もｖＤ
Ｄレベルになる。ノードＮ５に接続されているノードＮ
７はここでｖＤＤ−ｖＴまで充電される。ノードＮ６は
ＭＯＳ−ＦＥＴ １ 、９ 、１３を介してｖ８８に接
続されている。そして選択信号Ｒが、ｖｌ１３へと立下
り、ＭＯＳ−ＦＥＴ ４ 、８ ハオ７ Ｌ、ラッチ回
路が出力線対Ｄｏ 、 Ｄｏから切離される。
まだＶ、レベルにあるのでノードＮ ４．Ｎ ５もｖＤ
Ｄレベルになる。ノードＮ５に接続されているノードＮ
７はここでｖＤＤ−ｖＴまで充電される。ノードＮ６は
ＭＯＳ−ＦＥＴ １ 、９ 、１３を介してｖ８８に接
続されている。そして選択信号Ｒが、ｖｌ１３へと立下
り、ＭＯＳ−ＦＥＴ ４ 、８ ハオ７ Ｌ、ラッチ回
路が出力線対Ｄｏ 、 Ｄｏから切離される。
２回目のＣＡＳの立下りのサイクル以後はノードＮ６．
Ｎ７のレベルに従って、ノードＮ４゜Ｎ５の一方をＶＤ
Ｄに接続する。これらの動作は、各う、子回路で行なわ
れるので、選択されたラッチ回路と出力線対Ｄｏ 、
Ｄｏが接続されれば、そのう、子回路の保持データに対
応して、常に出力線対Ｄｏ 、 Ｄｏの一方はｖＤＤ１
他方はｖ８．に接続されることになる。
Ｎ７のレベルに従って、ノードＮ４゜Ｎ５の一方をＶＤ
Ｄに接続する。これらの動作は、各う、子回路で行なわ
れるので、選択されたラッチ回路と出力線対Ｄｏ 、
Ｄｏが接続されれば、そのう、子回路の保持データに対
応して、常に出力線対Ｄｏ 、 Ｄｏの一方はｖＤＤ１
他方はｖ８．に接続されることになる。
なお、選択信号Ｒを出力するプログラムカウンタがシリ
チャージ時に高レベルでニブルモードサイクルでは選択
されるラッチ回路に対応する出力のみが高レベルとして
残る方法の場合は、最初のＣＡＳの立下り前にノードＮ
６．Ｎ７は出力線対Ｄｏ 、ＤＯ側からも充電される。
チャージ時に高レベルでニブルモードサイクルでは選択
されるラッチ回路に対応する出力のみが高レベルとして
残る方法の場合は、最初のＣＡＳの立下り前にノードＮ
６．Ｎ７は出力線対Ｄｏ 、ＤＯ側からも充電される。
第８図はニゲルモードの読出しサイクルにおける出力線
対Ｄｏ 、Ｄｏの電位変化を示す波形図で漁、麻の変化
にともなって、クロック・ぐルスφ１．φが出力される
。そして、第８図でＡ（ＤＯ，Ｄｏ ）は、第５図に示
すような従来のラッチ回路の出力線対のレベル変化を示
すもので、高レベルはフローティングであり、Ｂ （Ｄ
ｏ、Ｄｏ）は第７図に示すような本発明の実施例でＶＤ
Ｄあるいはｖａｓレベルに保持している。す々わち、Ａ
（Ｄｏ、Ｄｏ ）では、クロックパルスりが■、レベ
ルにあるときは、ＤＯ線対はＶＤＤレベルまで充電され
ていても、己が立下がって、データ出力回路が働くと、
高レベルになるべき出力線も他のノードの充電によシミ
荷が分割されてレベルが低下する。これに対してＢ （
Ｄｏ、Ｄｏ ）では、出力線対の高レベルとして残るべ
き出力線はクロックパルスφの立上シでＶＤＤに接続さ
れ確実にＶＤＤレベルに保持することができる。なお上
記実施例の説明はＭＯＳ−Ｆｉｌ；Ｔを用いたものにつ
いて説明したが一般的なトランジスタを用い得ることは
勿論である。
対Ｄｏ 、Ｄｏの電位変化を示す波形図で漁、麻の変化
にともなって、クロック・ぐルスφ１．φが出力される
。そして、第８図でＡ（ＤＯ，Ｄｏ ）は、第５図に示
すような従来のラッチ回路の出力線対のレベル変化を示
すもので、高レベルはフローティングであり、Ｂ （Ｄ
ｏ、Ｄｏ）は第７図に示すような本発明の実施例でＶＤ
Ｄあるいはｖａｓレベルに保持している。す々わち、Ａ
（Ｄｏ、Ｄｏ ）では、クロックパルスりが■、レベ
ルにあるときは、ＤＯ線対はＶＤＤレベルまで充電され
ていても、己が立下がって、データ出力回路が働くと、
高レベルになるべき出力線も他のノードの充電によシミ
荷が分割されてレベルが低下する。これに対してＢ （
Ｄｏ、Ｄｏ ）では、出力線対の高レベルとして残るべ
き出力線はクロックパルスφの立上シでＶＤＤに接続さ
れ確実にＶＤＤレベルに保持することができる。なお上
記実施例の説明はＭＯＳ−Ｆｉｌ；Ｔを用いたものにつ
いて説明したが一般的なトランジスタを用い得ることは
勿論である。
以上のように本発明によれば、出力線対Ｄｏ。
コの一方をｖ！ｌｓ１他方をＶＤＤに確実に保持するこ
とができ、それによってデータ出力回路で上記出力線対
のレベルを利用してセット、リセット等を安定かつ確実
に行なうことができる。
とができ、それによってデータ出力回路で上記出力線対
のレベルを利用してセット、リセット等を安定かつ確実
に行なうことができる。
第１図はニブルモード機能を有するダイナミック型メモ
リの一例を示すブロック図、第２図はニブルモードにお
ける読出しサイクルの動作を示す波形図、第３図はニブ
ルモードにおける書込みサイクルの動作を示す波形図、
第４図は４ビツトラツチを示すブロック図、第５図は従
来のラッチ回路を示す回路図、第６図は第５図に示すラ
ンチ回路の動作を示すタイミング図、第７図は本発明の
一実施例を示す回路図、第８図は第７図に示すラッチ回
路の出力線対の電位変化を示す波形図である。 Ｉｌｏ・Ｄ・・・ラッチ綜、１，５・・・ＩＶＩＯ３−
ＦＥＴ （フリッグフロッｆ）、３．７・・・ＭＣ）Ｓ
−ＦＥＴ （第１のトランジスタ対）、４，８・・・Ｍ
ＯＳ−ＦＥＴ （第２のトランジスタ対）、１７，１Ｂ
・・・ｂｘｏｓ−ＦｇＴ（第１のチャージ用トランジス
タ）、１９，２０・・・ＭＯＳ−ＦＥＴ （第２のチャ
ージ用トランジスタ）。
リの一例を示すブロック図、第２図はニブルモードにお
ける読出しサイクルの動作を示す波形図、第３図はニブ
ルモードにおける書込みサイクルの動作を示す波形図、
第４図は４ビツトラツチを示すブロック図、第５図は従
来のラッチ回路を示す回路図、第６図は第５図に示すラ
ンチ回路の動作を示すタイミング図、第７図は本発明の
一実施例を示す回路図、第８図は第７図に示すラッチ回
路の出力線対の電位変化を示す波形図である。 Ｉｌｏ・Ｄ・・・ラッチ綜、１，５・・・ＩＶＩＯ３−
ＦＥＴ （フリッグフロッｆ）、３．７・・・ＭＣ）Ｓ
−ＦＥＴ （第１のトランジスタ対）、４，８・・・Ｍ
ＯＳ−ＦＥＴ （第２のトランジスタ対）、１７，１Ｂ
・・・ｂｘｏｓ−ＦｇＴ（第１のチャージ用トランジス
タ）、１９，２０・・・ＭＯＳ−ＦＥＴ （第２のチャ
ージ用トランジスタ）。
Claims (1)
- メモリのセルとデータ出力回路との間に設けられデータ
を保持するものにおいて、上記メモリのセルのデータを
ラッチ線対を介して与えられるフリップフロップと、こ
のフリップフロップの出力に介挿した第１のトランジス
タ対と、この第１のトランジスタ対の出力に介挿され選
択信号によって導通する第２のトランジスタ対と、上記
ラッチ線対のそれぞれと電源との間に介挿した第１のチ
ャージ用トランジスタと、上記第１のトランジスタ対と
上記選択信号によって導通する第２のトランジスタ対と
の間のノードと電源との間に介挿した第２のチャージ用
トランジスタと、上記第１．第２の各チャージ用トラン
ジスタのゲート入力となるノードを容量カンプリングに
よってプルアップするコンデンサとを具備するデータラ
ッチ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086057A JPS59213089A (ja) | 1983-05-17 | 1983-05-17 | デ−タラツチ回路 |
| US06/610,781 US4603403A (en) | 1983-05-17 | 1984-05-16 | Data output circuit for dynamic memory device |
| EP84105570A EP0125699A3 (en) | 1983-05-17 | 1984-05-16 | Data output circuit for dynamic memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086057A JPS59213089A (ja) | 1983-05-17 | 1983-05-17 | デ−タラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59213089A true JPS59213089A (ja) | 1984-12-01 |
Family
ID=13876061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086057A Pending JPS59213089A (ja) | 1983-05-17 | 1983-05-17 | デ−タラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59213089A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271095A (ja) * | 1985-09-24 | 1987-04-01 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPH01130240A (ja) * | 1987-11-16 | 1989-05-23 | Yokogawa Hewlett Packard Ltd | データ列発生装置 |
-
1983
- 1983-05-17 JP JP58086057A patent/JPS59213089A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271095A (ja) * | 1985-09-24 | 1987-04-01 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPH01130240A (ja) * | 1987-11-16 | 1989-05-23 | Yokogawa Hewlett Packard Ltd | データ列発生装置 |
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