JPS59230347A - プログラマブル・コントロ−ラシステム - Google Patents
プログラマブル・コントロ−ラシステムInfo
- Publication number
- JPS59230347A JPS59230347A JP10553983A JP10553983A JPS59230347A JP S59230347 A JPS59230347 A JP S59230347A JP 10553983 A JP10553983 A JP 10553983A JP 10553983 A JP10553983 A JP 10553983A JP S59230347 A JPS59230347 A JP S59230347A
- Authority
- JP
- Japan
- Prior art keywords
- link
- memory
- data
- master station
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Selective Calling Equipment (AREA)
- Multi Processors (AREA)
- Programmable Controllers (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、リンク信号線によって複数台のプログラマ
ブル・コントローラを接続したプログラマブル・コント
ローラシステムに関する。
ブル・コントローラを接続したプログラマブル・コント
ローラシステムに関する。
（発明の背県）
この種のプログラマブル・コントローラシステムは、複
数台のコントローラがリンク信号線で接続されたとき、
１台が親局となり伯が子局となって、互いの入出カメモ
リのデータをリンクメモリを介して所定周期で繰り返し
交換し合う通信手段を有し、リンクされたコントローラ
がそれぞれの入出カメモリおよびリンクメモリのデータ
に基づいてそれぞれのユーザプログラムの処理を進める
ように構成され、複数台のプログラマブル・コントロー
ラが恰も１つのプログラマブル・コントロ−ラのように
動作覆る。
数台のコントローラがリンク信号線で接続されたとき、
１台が親局となり伯が子局となって、互いの入出カメモ
リのデータをリンクメモリを介して所定周期で繰り返し
交換し合う通信手段を有し、リンクされたコントローラ
がそれぞれの入出カメモリおよびリンクメモリのデータ
に基づいてそれぞれのユーザプログラムの処理を進める
ように構成され、複数台のプログラマブル・コントロー
ラが恰も１つのプログラマブル・コントロ−ラのように
動作覆る。
このような制御システムを構成する各プログラマブル・
コントローラに備える上記リンクメモリは、リンク台数
に応じて分割され、各分υＪエリアは各プログラマブル
・コントローラと１対１に対応してυｊり当てられる。
コントローラに備える上記リンクメモリは、リンク台数
に応じて分割され、各分υＪエリアは各プログラマブル
・コントローラと１対１に対応してυｊり当てられる。
すなわち、リンクメモリの各分割エリアは１台のプログ
ラマブル・コントローラの入出力点数に対応した客年で
ある。
ラマブル・コントローラの入出力点数に対応した客年で
ある。
ところで、この種のプログラマブル・コントローラシス
テムにおいては、１ｒ！ｉシステムが構築された後に、
ユーザサイドにおいて、リンク台数の増減や入出力点数
の増減などを行なう場合が往々にしである。
テムにおいては、１ｒ！ｉシステムが構築された後に、
ユーザサイドにおいて、リンク台数の増減や入出力点数
の増減などを行なう場合が往々にしである。
ところが、従来のこの種プログラマブル・コントローラ
システムにおいては、リンクメモリの分割数は納入時に
固定的に設定され、その後ユーザが分割数を任意に設定
できるように構成されていなかったので、ユーザの多様
な要求に応えることができなかった。
システムにおいては、リンクメモリの分割数は納入時に
固定的に設定され、その後ユーザが分割数を任意に設定
できるように構成されていなかったので、ユーザの多様
な要求に応えることができなかった。
（発明の目的）
この発明の目的は、リンクメトリの分割数をユーザが任
意に設定できるようにすることにより、ユーザの多様な
要求に応えることができるプログラマブル・コントロー
ラシステムを提供することにある。
意に設定できるようにすることにより、ユーザの多様な
要求に応えることができるプログラマブル・コントロー
ラシステムを提供することにある。
（発明の構成ど効宋）
この発明は、」−２目的を達成でるために、プログラマ
ブル・コントローラシステムを構成する各コントローラ
は、リンクされるコントローラの数に応じてそのリンク
メモリを分割８Ｑ定するスイツ゛ｙを有し、親局となっ
たコントローラは、上記スイッチにより設定したリンク
メモリの分υｊ情報を通信手段を介して子局に伝送する
手段を右し、子局となったコントローラは、上記スイッ
チによる設定内容に無関係に、通信手段を介して親局か
ら送られてきた上記分割情報の通りにそのリンクメモリ
を分割する手段を右ブることを特徴とする。
ブル・コントローラシステムを構成する各コントローラ
は、リンクされるコントローラの数に応じてそのリンク
メモリを分割８Ｑ定するスイツ゛ｙを有し、親局となっ
たコントローラは、上記スイッチにより設定したリンク
メモリの分υｊ情報を通信手段を介して子局に伝送する
手段を右し、子局となったコントローラは、上記スイッ
チによる設定内容に無関係に、通信手段を介して親局か
ら送られてきた上記分割情報の通りにそのリンクメモリ
を分割する手段を右ブることを特徴とする。
この構成によれば、スイッチによりそのリンクメモリを
任意に分割設定できるので、１度システムを構築した後
に、入出力点数が減少してリンク台数が増えた場合や入
出力点数が増えてリンク台数が減った場合などにおいて
、システムの再構築がユーザサイドにおいて容易に行な
える。
任意に分割設定できるので、１度システムを構築した後
に、入出力点数が減少してリンク台数が増えた場合や入
出力点数が増えてリンク台数が減った場合などにおいて
、システムの再構築がユーザサイドにおいて容易に行な
える。
。 また、親局となったコントローラにおいて、スイ
ッチによりそのリンクメモリを分割設定するだ【ブで、
子局となったコントローラは自動的にそのリンクメモリ
の分割数を親局に合わせることになるので、各コントロ
ーラが分散Ｅｒされている場合にシステムの変更処理が
非常に容易に行なえる。
ッチによりそのリンクメモリを分割設定するだ【ブで、
子局となったコントローラは自動的にそのリンクメモリ
の分割数を親局に合わせることになるので、各コントロ
ーラが分散Ｅｒされている場合にシステムの変更処理が
非常に容易に行なえる。
（実施例の説明）
第１図において、＃１および＃２はそれぞれこの発明に
係るプログラマブル・コントローラシステムを構成する
プログラマブル・コントローラ（以下ＰＣという）であ
り、２台の同一構成のＰＣをリンク信号１１０でもって
結合し、」−述したリンク方式のコントローラシステム
を構成している。なお、リンク台数は２台に制限される
ものではなく、この例でも２台以上のＰＣが接続されて
５− いるものとする。
係るプログラマブル・コントローラシステムを構成する
プログラマブル・コントローラ（以下ＰＣという）であ
り、２台の同一構成のＰＣをリンク信号１１０でもって
結合し、」−述したリンク方式のコントローラシステム
を構成している。なお、リンク台数は２台に制限される
ものではなく、この例でも２台以上のＰＣが接続されて
５− いるものとする。
ＰＣ＃１および＃２は、基本構成として、ユーザプログ
ラムが格納されるメモリ３と、外部入力信号が与えられ
る入力回路１と、外部出力信０を送出する出力回路２と
、メモリ３に格納されたユザプログラムを実行するＣＰ
Ｕ５と、プログラム実行時にＣＰＵ５によってアクセス
されるワーキングメモリ４および制御データメモリ６と
を有する。制御データメモリ６には、入力回路１および
出力回路２に対応した入出力データのバッファメモリと
なる入出カメモリ６１と、この発明のＮｌ！であるリン
ク機能を実現するためのリンクメモリ６２と、その他の
タイマ／カウンタ命令や内部補助リレーなどの処理に使
われる制御データエリアとが含まれている。
ラムが格納されるメモリ３と、外部入力信号が与えられ
る入力回路１と、外部出力信０を送出する出力回路２と
、メモリ３に格納されたユザプログラムを実行するＣＰ
Ｕ５と、プログラム実行時にＣＰＵ５によってアクセス
されるワーキングメモリ４および制御データメモリ６と
を有する。制御データメモリ６には、入力回路１および
出力回路２に対応した入出力データのバッファメモリと
なる入出カメモリ６１と、この発明のＮｌ！であるリン
ク機能を実現するためのリンクメモリ６２と、その他の
タイマ／カウンタ命令や内部補助リレーなどの処理に使
われる制御データエリアとが含まれている。
ＣＰＬＪ５は、制御データメモリ６のデータく自機の入
出力データだけでなくリンクされた他機の入出力データ
を含む）に基づいてユーザプログラムを実行づるととも
に、その実ｔう結ψで制御データメモリ６の出力データ
を１１換える・Ｊた・同助６− に上記入力回路１の入力データを入出カメモリ６１の所
定エリアにｍ込む入力更新処理と、入出ノｊメ干り６１
の所定エリアの出ツノデータを上記出力回路２にセット
する出力更Ｉ／ｉ処理とを行なう。なお、このＰＣを１
台のみで使用する場合には、従来からのＰＣと全く同様
に動作する。
出力データだけでなくリンクされた他機の入出力データ
を含む）に基づいてユーザプログラムを実行づるととも
に、その実ｔう結ψで制御データメモリ６の出力データ
を１１換える・Ｊた・同助６− に上記入力回路１の入力データを入出カメモリ６１の所
定エリアにｍ込む入力更新処理と、入出ノｊメ干り６１
の所定エリアの出ツノデータを上記出力回路２にセット
する出力更Ｉ／ｉ処理とを行なう。なお、このＰＣを１
台のみで使用する場合には、従来からのＰＣと全く同様
に動作する。
この発明に係るプログラマブル・コントローラシステム
を構成づる各ＰＣはリンク機能を実現するために、信号
線１０でリンクされた１０間でデータ通信を行なうため
の通信装置７と、リンクされた複数のＰＣを区別するｎ
番を設定するディジタルスイッチなどからなる１ｍ設定
器８と、リンクされるＰＣの数に応じてリンクメモリ６
２を分割設定するためのディジタルスイッチなどからな
るリンク数設定器９とを備える。機番設定器８で設定さ
れた［は、ＣＰＵ５に伝えられ、リンクメモリ６２の使
用エリアを決定するデータとなる。
を構成づる各ＰＣはリンク機能を実現するために、信号
線１０でリンクされた１０間でデータ通信を行なうため
の通信装置７と、リンクされた複数のＰＣを区別するｎ
番を設定するディジタルスイッチなどからなる１ｍ設定
器８と、リンクされるＰＣの数に応じてリンクメモリ６
２を分割設定するためのディジタルスイッチなどからな
るリンク数設定器９とを備える。機番設定器８で設定さ
れた［は、ＣＰＵ５に伝えられ、リンクメモリ６２の使
用エリアを決定するデータとなる。
また設定された機番は通信装置７にも入力され、これは
データ通信の主従関係を決定する情報となる。つまり、
機１ｒ１Ｊが設定されたＰＣがデータ通信の親局となり
、仙の番号が３９定されたＰＣが子局となる。この例で
は、ＰＣ＃１が機番「１」で、データ通信の親局となる
ものとする。
データ通信の主従関係を決定する情報となる。つまり、
機１ｒ１Ｊが設定されたＰＣがデータ通信の親局となり
、仙の番号が３９定されたＰＣが子局となる。この例で
は、ＰＣ＃１が機番「１」で、データ通信の親局となる
ものとする。
−上記リンクメモリ６２はリンク数分の等しいエリアに
分割され、各エリアは各ＰＣの上記機番に１対１に対応
し、各１０間で互いに交換される入出力データがそのｔ
ｆｆ番に対応した分割エリアに格納される。
分割され、各エリアは各ＰＣの上記機番に１対１に対応
し、各１０間で互いに交換される入出力データがそのｔ
ｆｆ番に対応した分割エリアに格納される。
上述したように、従来においては、このリンクメモリ６
２の分割態様は固定的なものであり、これを変更するこ
とができなかった。そこで、この発明においては、上記
リンク数ｇＱ定器９によってユーザが任意に分割設定で
さるようにしたのである。第２図は同−容量のリンクメ
モリを分割した各種の態様を示す。例えば、当該制御シ
ステム全体としての入出力点数が１０２４点である場合
において、２台リンクの場合には各ＰＣが扱う入出力点
数は５１２点であり、同様に４台リンクの場合には各Ｐ
Ｃが扱う入出力点数は２５６点で、３２台リンクの場合
には各ＰＣが扱う入出力点数は３２点となる。このよう
に、１度制御システムを構築した後に、その後設計仕様
の見直しなどによって、各ＰＣが扱う入出力点数の整理
統合などを行ない、ＰＣの数を増減させる場合に、これ
に柔軟に対応できることになる。そして、後述するよう
に、この発明においては、親局でリンク数を設定すれば
、子局は親局の指示に基づいて自動的にそのリンクメモ
リを分割するようになっている。
２の分割態様は固定的なものであり、これを変更するこ
とができなかった。そこで、この発明においては、上記
リンク数ｇＱ定器９によってユーザが任意に分割設定で
さるようにしたのである。第２図は同−容量のリンクメ
モリを分割した各種の態様を示す。例えば、当該制御シ
ステム全体としての入出力点数が１０２４点である場合
において、２台リンクの場合には各ＰＣが扱う入出力点
数は５１２点であり、同様に４台リンクの場合には各Ｐ
Ｃが扱う入出力点数は２５６点で、３２台リンクの場合
には各ＰＣが扱う入出力点数は３２点となる。このよう
に、１度制御システムを構築した後に、その後設計仕様
の見直しなどによって、各ＰＣが扱う入出力点数の整理
統合などを行ない、ＰＣの数を増減させる場合に、これ
に柔軟に対応できることになる。そして、後述するよう
に、この発明においては、親局でリンク数を設定すれば
、子局は親局の指示に基づいて自動的にそのリンクメモ
リを分割するようになっている。
従って、各ＰＣが分散配置されている場合などにおいて
は、この発明の効果が顕著に現れる。
は、この発明の効果が顕著に現れる。
第３図に示すフローチャートは通信装置７の動作のうち
この発明に係る部分を中心に示している。
この発明に係る部分を中心に示している。
以下このフローチャートに従って、親局側の動作および
子局側の動作を順に説明する。
子局側の動作を順に説明する。
Ｎ源投入後の最初のステップ１００のイニシャル処理に
続いて、ステップ１０１で機番設定器８およびリンク数
設定器９の内容を読込む。次のステップ１０２で自機が
親局か子局かを設定された機番から判断でる。親局の場
合はステップ１０３以閘の処理に進み、子局の場合はス
テップ１１２９− 以降の処理に進む。
続いて、ステップ１０１で機番設定器８およびリンク数
設定器９の内容を読込む。次のステップ１０２で自機が
親局か子局かを設定された機番から判断でる。親局の場
合はステップ１０３以閘の処理に進み、子局の場合はス
テップ１１２９− 以降の処理に進む。
ステップｉ０３では子局であるＰＣに所定の順番でテス
トポーリングをかける。このテストポーリングは子局の
状態をヂエツクするとともに、リンク数を各子局に伝達
する動作である。すなわち、親局はリンク数設定器９か
ら読取った内容を各ＰＣに伝達する。このテストポーリ
ングのフォーマットは第４図のようになっている。
トポーリングをかける。このテストポーリングは子局の
状態をヂエツクするとともに、リンク数を各子局に伝達
する動作である。すなわち、親局はリンク数設定器９か
ら読取った内容を各ＰＣに伝達する。このテストポーリ
ングのフォーマットは第４図のようになっている。
第４図において、Ｆはフラグ、Δはアドレスフィールド
、Ｃ１はコントロールフィールド、Ｄはリンク数データ
のフィールド、ＣＲＣはサイクリック・リダンダンシ・
キャラクタ、Ｆは末尾のフラグである。リンク数データ
はリンク数設定８９から読取られた内容であり、子局は
後）ホづるようにこのリンク数デー９通りにそのリンク
メモリを分割設定する。
、Ｃ１はコントロールフィールド、Ｄはリンク数データ
のフィールド、ＣＲＣはサイクリック・リダンダンシ・
キャラクタ、Ｆは末尾のフラグである。リンク数データ
はリンク数設定８９から読取られた内容であり、子局は
後）ホづるようにこのリンク数デー９通りにそのリンク
メモリを分割設定する。
続くステップ１０４ではテストポーリングを受信したＰ
Ｃから応答送イ３があったか否かが判断される。応答が
（７ければステップ１０３に進み、次のＰＣにテストポ
ーリングをか１−＋る。また、応答１０− があればステップ１０５に進みそのＰＣの機番を所定の
記憶部に格納する。このようにしてすべてのＰＣについ
てのテストポーリングが行なワレル（ステップ１０６）
。
Ｃから応答送イ３があったか否かが判断される。応答が
（７ければステップ１０３に進み、次のＰＣにテストポ
ーリングをか１−＋る。また、応答１０− があればステップ１０５に進みそのＰＣの機番を所定の
記憶部に格納する。このようにしてすべてのＰＣについ
てのテストポーリングが行なワレル（ステップ１０６）
。
次に、ステップ１０７以降は通常の制御システムにおけ
る動作である。すなわち、ステップ１０７では子局であ
るＰＣに所定の順番でポーリングをかける。続くステッ
プ１０８ではポーリングを受信したＰＣから送信されて
くるデータを受信づる。受信データはリンクメモリ６２
の所定エリア（１１１番に対応する）に格納する。
る動作である。すなわち、ステップ１０７では子局であ
るＰＣに所定の順番でポーリングをかける。続くステッ
プ１０８ではポーリングを受信したＰＣから送信されて
くるデータを受信づる。受信データはリンクメモリ６２
の所定エリア（１１１番に対応する）に格納する。
ステップ１０９ではリンクされたすべての子局にポーリ
ングをかけたかどうかを判断する。すべてのＰＣにポー
リングをかけるまでは先のステップ１０７に戻り、全部
終了したら次のステップ１１０に進む。
ングをかけたかどうかを判断する。すべてのＰＣにポー
リングをかけるまでは先のステップ１０７に戻り、全部
終了したら次のステップ１１０に進む。
ステップ１１０では、自機の入出力データをすべての子
局に送信するために自機自体を指定するポーリングを発
生する。次いでステップ１１１で親局からデータを送信
する。以上が親局の動作である。
局に送信するために自機自体を指定するポーリングを発
生する。次いでステップ１１１で親局からデータを送信
する。以上が親局の動作である。
次に子局に当るＰＣ＃２では、まずステップ１１２で、
ＰＣ＃ １から発せられた上記テストポーリングを受信
する。そのテストポーリングがｎ機（ＰＣ＃２）を指定
するものか否かをステップ１１３で判Ｋする。自機を指
定しているものであればステップ１１４に進み、応答送
信をづるどどもに、ポーリング送信データフレームから
リンク数データを読取り、これに基づき自機のリンクメ
モリを分割εｐ定する（ステップ１１５）。このように
してすべての子局は、自機に備えるリンク数設定器９の
設定内容に無関係に、親局の指示に従いそのリンクメモ
リを分割設定する。
ＰＣ＃ １から発せられた上記テストポーリングを受信
する。そのテストポーリングがｎ機（ＰＣ＃２）を指定
するものか否かをステップ１１３で判Ｋする。自機を指
定しているものであればステップ１１４に進み、応答送
信をづるどどもに、ポーリング送信データフレームから
リンク数データを読取り、これに基づき自機のリンクメ
モリを分割εｐ定する（ステップ１１５）。このように
してすべての子局は、自機に備えるリンク数設定器９の
設定内容に無関係に、親局の指示に従いそのリンクメモ
リを分割設定する。
次にステップ１１６以降は通常のデータ交換の動作であ
る。まずステップ１１６では親局からのポーリングを受
信する。そのポーリングが自機（ＰＣ＃２）を指定する
ものか否かをステップ１１７で判断する。自機を指定す
るものであれば、ステップ１１８に進み入出力データを
送信する。
る。まずステップ１１６では親局からのポーリングを受
信する。そのポーリングが自機（ＰＣ＃２）を指定する
ものか否かをステップ１１７で判断する。自機を指定す
るものであれば、ステップ１１８に進み入出力データを
送信する。
このデータは親局および他の子局に受信される。
そして、ステップ１１７で自機を指定するものでなけれ
ば、ステップ１１９に進み、信号線１０に送り出された
データを受信する。ここで受信するデータは、伯の子局
から送信されたデータでもあ°るし、またステップ１１
１で親局から送信されたデータでもある。このように親
局と子局は以上説明した動作を繰り返す。
ば、ステップ１１９に進み、信号線１０に送り出された
データを受信する。ここで受信するデータは、伯の子局
から送信されたデータでもあ°るし、またステップ１１
１で親局から送信されたデータでもある。このように親
局と子局は以上説明した動作を繰り返す。
第５図は各ＰＣ間でデータを交換する際の送信データフ
ォーマットである。同図において、Ｅは送信局における
入出力データのフィールドである。
ォーマットである。同図において、Ｅは送信局における
入出力データのフィールドである。
その他のフィールドは第４図に示したものと同様である
ので説明を省略する。
ので説明を省略する。
第１図はこの発明に係るプログラマブル・コントローラ
システムを示す概略ブロック図、第２因はリンクメモリ
の分割態様を示す図、第３図は各プログラマブル・コン
トローラに備える通信装置７の動作を示すフ［１−チャ
ート、第４図はテストポーリングデータのフォーマット
を示す図、第５図は各ＰＣ間で送受信されるデータのフ
ォーマツ１３− トを示す図である。 １・・・・・・入力回路 ２・・・・・・出力回路 ３・・・・・・ユーザプログラムメモリ５・・・・・・
ＣＰＵ ６・・・・・・制御データメモリ ６１・・・入出カメモリ ６２・・・リンクメモリ ７・・・・・・通信装置 ８・・・・・・機番設定器 ９・・・・・・リンク数設定器 １０・・・リンク信号線 ＃１・・・親局となるＰＣ ＃２・・・子局となるＰＣ 特許出願人 立石ｍ機株式会社 １４−
システムを示す概略ブロック図、第２因はリンクメモリ
の分割態様を示す図、第３図は各プログラマブル・コン
トローラに備える通信装置７の動作を示すフ［１−チャ
ート、第４図はテストポーリングデータのフォーマット
を示す図、第５図は各ＰＣ間で送受信されるデータのフ
ォーマツ１３− トを示す図である。 １・・・・・・入力回路 ２・・・・・・出力回路 ３・・・・・・ユーザプログラムメモリ５・・・・・・
ＣＰＵ ６・・・・・・制御データメモリ ６１・・・入出カメモリ ６２・・・リンクメモリ ７・・・・・・通信装置 ８・・・・・・機番設定器 ９・・・・・・リンク数設定器 １０・・・リンク信号線 ＃１・・・親局となるＰＣ ＃２・・・子局となるＰＣ 特許出願人 立石ｍ機株式会社 １４−
Claims (1)
- 【特許請求の範囲】 ゛（１）複数台のコントローラがリンク信号線で接続さ
れたとき、１台が親局となり他が子局となって、互いの
入出カメモリのデータをリンクメモリを介して所定周期
で繰り返し交換し合う通信手段を有し、リンクされたコ
ントローラがそれぞれの入出カメモリおよびリンクメモ
リのデータに基づいてそれぞれのユーザプログラムの処
理を進めるシステムにおいて、 各コントローラは、リンクされるコントローラの数に応
じてそのリンクメモリを分割設定するスイッチを有し、 親局となったコントローラは、上記スイッチにより設定
したリンクメモリの分割情報を通信手段を介して子局に
伝送する手段を有し、 子局となったコントローラは、上記スイッチによる設定
内容に無関係に、通信手段を介して親局から送られてき
た上記分ｖ１情報の通りにそのリンクメモリを分割する
手段を有する ことを特徴とするプログラマブル・コントローラシステ
ム
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10553983A JPS59230347A (ja) | 1983-06-13 | 1983-06-13 | プログラマブル・コントロ−ラシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10553983A JPS59230347A (ja) | 1983-06-13 | 1983-06-13 | プログラマブル・コントロ−ラシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59230347A true JPS59230347A (ja) | 1984-12-24 |
| JPH0475694B2 JPH0475694B2 (ja) | 1992-12-01 |
Family
ID=14410389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10553983A Granted JPS59230347A (ja) | 1983-06-13 | 1983-06-13 | プログラマブル・コントロ−ラシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59230347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278697A (ja) * | 1986-05-27 | 1987-12-03 | 能美防災株式会社 | 防災監視・制御設備 |
-
1983
- 1983-06-13 JP JP10553983A patent/JPS59230347A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278697A (ja) * | 1986-05-27 | 1987-12-03 | 能美防災株式会社 | 防災監視・制御設備 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0475694B2 (ja) | 1992-12-01 |
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