JPS59232441A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59232441A JPS59232441A JP58108099A JP10809983A JPS59232441A JP S59232441 A JPS59232441 A JP S59232441A JP 58108099 A JP58108099 A JP 58108099A JP 10809983 A JP10809983 A JP 10809983A JP S59232441 A JPS59232441 A JP S59232441A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- master
- semiconductor elements
- cell
- slice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、 Ｇ／Ａの構造に関する。最近、セミカスタ
ムな半導体素子としてＧ／Ａが脚光をあびている。その
中でも設計の自動化による帰納期化を進めるために、配
線層（はとんどｄ配線）を二層以上使用することが多く
な−てきている。ところがこれてよる欠点とし７て、搭
載できるトランジスタＰ１．に比べ、チップサイズが大
きくなる。これは、自動設側を行なうために、ｌ・ラン
ジスタ→ｔ−イズを小さくできないこと、及び配Ｆｉ１
層専有領域を必要とするためである。チップサイズに比
べ、トランジスター数が少ないということは、たとえば
、＃ｆ成する回路で抵抗、容部を多く必要とする時は、
トランジスタをつぶして抵抗、答量として使用する必要
がある。あるいは、ＲＡＭ、ＲＯＭ のようにトラン
ジスタ一つ当りの専有面積が小さな素子を搭載する場合
に於いても不適であった。そこで本発明け、Ｇ／Ａであ
りながら配線領域下に、セル」ソ外の物を用意すること
により、Ｇ／八としての効率を下げることなく、別素子
を作ることを可能にするものである。第１図が従来のＧ
／Ａの内部セル部の模式図である。規則正しく並んだ基
本セルブロック１１（Ｂａ５ｉｃ ｃｅｌｌ 略記Ｂ
、ｃ）が、あるビノチごとに何列か並べられている。Ｂ
、 Ｏとして、ＣＭＯ８タイプＧ／Ａ Ｋ於いては、構
成するＭＯＳトランジスターの数によって、ｐ７３びＮ
トランジスタ２対では、２人カタイプとなり、３対では
６人カタイプとなる。このＢ、 Ｏを何段かに重ねた
ものが、基本セルブロック１１となる。これに対しブロ
ックとブロック間にあるスペースが、配線層領域１２と
なり、現在の主流は、メタル二層による配線を行なう。
ムな半導体素子としてＧ／Ａが脚光をあびている。その
中でも設計の自動化による帰納期化を進めるために、配
線層（はとんどｄ配線）を二層以上使用することが多く
な−てきている。ところがこれてよる欠点とし７て、搭
載できるトランジスタＰ１．に比べ、チップサイズが大
きくなる。これは、自動設側を行なうために、ｌ・ラン
ジスタ→ｔ−イズを小さくできないこと、及び配Ｆｉ１
層専有領域を必要とするためである。チップサイズに比
べ、トランジスター数が少ないということは、たとえば
、＃ｆ成する回路で抵抗、容部を多く必要とする時は、
トランジスタをつぶして抵抗、答量として使用する必要
がある。あるいは、ＲＡＭ、ＲＯＭ のようにトラン
ジスタ一つ当りの専有面積が小さな素子を搭載する場合
に於いても不適であった。そこで本発明け、Ｇ／Ａであ
りながら配線領域下に、セル」ソ外の物を用意すること
により、Ｇ／八としての効率を下げることなく、別素子
を作ることを可能にするものである。第１図が従来のＧ
／Ａの内部セル部の模式図である。規則正しく並んだ基
本セルブロック１１（Ｂａ５ｉｃ ｃｅｌｌ 略記Ｂ
、ｃ）が、あるビノチごとに何列か並べられている。Ｂ
、 Ｏとして、ＣＭＯ８タイプＧ／Ａ Ｋ於いては、構
成するＭＯＳトランジスターの数によって、ｐ７３びＮ
トランジスタ２対では、２人カタイプとなり、３対では
６人カタイプとなる。このＢ、 Ｏを何段かに重ねた
ものが、基本セルブロック１１となる。これに対しブロ
ックとブロック間にあるスペースが、配線層領域１２と
なり、現在の主流は、メタル二層による配線を行なう。
メタル二層化により、コンピュータによる自動配置線が
可能となるが、セルの利用効率を上げるために、上Ｐの
専用の配線層領域１２が必要となる。これに対し、第２
図が本発明の実施例である。ここでは、従来の配線層領
域下ｖｃＲＯＭセルを置くことにより、ゲートの利用効
率を上げることが可能となる。セルブロック２１が、規
則−正しく四−置されそのプロ・Ｉり間に、ＭＯＳトラ
ンジスターが形成され、後のマスタースライス工程をも
ってデータが入ったＲＯＭ２２となる。
可能となるが、セルの利用効率を上げるために、上Ｐの
専用の配線層領域１２が必要となる。これに対し、第２
図が本発明の実施例である。ここでは、従来の配線層領
域下ｖｃＲＯＭセルを置くことにより、ゲートの利用効
率を上げることが可能となる。セルブロック２１が、規
則−正しく四−置されそのプロ・Ｉり間に、ＭＯＳトラ
ンジスターが形成され、後のマスタースライス工程をも
ってデータが入ったＲＯＭ２２となる。
ＲＯＭへデータ書込み方法としては、マスタースライス
工程である、コンタクト工程及びａ配線１桿で行なうの
が良い。ＲＯＭと周辺回路とのインクーフェイスは、第
−及び第二α配線１稈２３をもって行なう。
工程である、コンタクト工程及びａ配線１桿で行なうの
が良い。ＲＯＭと周辺回路とのインクーフェイスは、第
−及び第二α配線１稈２３をもって行なう。
本実施例ではＲＯＭを示したが、ＲＡＭを搭載する場合
も、同様に行なえる。
も、同様に行なえる。
第１図が、従来のゲートアレーのプロ・ツク図。
第２図が、本発明のゲートアレーのヅロヴク図。
２２はＲＯＭもしくけＲＡＭであり、
２６けゲートアレーセルとの接続である。
以 上
出願人 株式会社 諏訪精工舎
代理人 弁匪士 最上 務
Claims (1)
- 配線工程によって任意の回路構成を行なうマスタースラ
イス半導体素子・通称ゲートアレー（ａ７／Ａと略記）
で、マスク−スライスな配線層を２層以上有する素子の
配線層専有つｎ城下に、マスタースライス工程以前の工
程（バルクエ稈と記述）Ｋ於いて、Ｉ（ＡＭもり、 ＜
はＲＯＭのいずれか一方もしくは両方のセルおよびデコ
ーダ回路が構成されてあり、しかも、該セルの信号線電
源接続線を、マスタースライス工程の第一層配線及び第
二配線工程をもって行なうことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108099A JPS59232441A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108099A JPS59232441A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59232441A true JPS59232441A (ja) | 1984-12-27 |
Family
ID=14475845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108099A Pending JPS59232441A (ja) | 1983-06-16 | 1983-06-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59232441A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624946A (en) * | 1979-08-08 | 1981-03-10 | Fujitsu Ltd | Master slice type integrated circuit |
| JPS5882533A (ja) * | 1981-07-10 | 1983-05-18 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-06-16 JP JP58108099A patent/JPS59232441A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624946A (en) * | 1979-08-08 | 1981-03-10 | Fujitsu Ltd | Master slice type integrated circuit |
| JPS5882533A (ja) * | 1981-07-10 | 1983-05-18 | Hitachi Ltd | 半導体集積回路装置 |
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