JPS5927549A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5927549A JPS5927549A JP57135412A JP13541282A JPS5927549A JP S5927549 A JPS5927549 A JP S5927549A JP 57135412 A JP57135412 A JP 57135412A JP 13541282 A JP13541282 A JP 13541282A JP S5927549 A JPS5927549 A JP S5927549A
- Authority
- JP
- Japan
- Prior art keywords
- envelope
- lead
- semiconductor device
- leads
- outer lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
- H10W70/424—Cross-sectional shapes
- H10W70/427—Bent parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07554—Controlling the environment, e.g. atmosphere composition or temperature changes in dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はアウターリードの突出を押えた半導体装置に
関する。
関する。
従来の半導体装置、特にＩＣ（集積回路）の−７’Ｐ
ッケーソ形状はＳＩＰ （Ｓｉｎｇｌｅ Ｉｎ−Ｌｉｎ
ｅ Ｐａｃｋａｇｅ）。
ッケーソ形状はＳＩＰ （Ｓｉｎｇｌｅ Ｉｎ−Ｌｉｎ
ｅ Ｐａｃｋａｇｅ）。
ＤＩＰ （ＤｕａＬＩｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ
） ＋フラット・パッケージ等であシ、その・母ツケー
ジの材質としてセラミック、レジンモールド等が使用さ
れている。従来のレジンモールドＤＩＰ ｄ’ ツケー
ジヲ第１図を用いて説明する。まず、第１図（６）は、
リードフレーム１１のベッド部（図示せず）にペレット
（図示せず）を搭載した後、ワイヤボンディングを行な
い、上記４レツトをレジンモールドで封ｉｌｚしだ図を
示している。そして、第１図（４）に示しだリードフレ
ーム１１を外囲器としての各レジンモールド１２毎に切
断する。ζこで、１３はアウターリードである。そして
、第１図（Ｂ）に示したアウターリード１３を折曲げる
ことにより第１図（０に示すようにレジンモールドＤＩ
Ｐパッケージが完成する。
） ＋フラット・パッケージ等であシ、その・母ツケー
ジの材質としてセラミック、レジンモールド等が使用さ
れている。従来のレジンモールドＤＩＰ ｄ’ ツケー
ジヲ第１図を用いて説明する。まず、第１図（６）は、
リードフレーム１１のベッド部（図示せず）にペレット
（図示せず）を搭載した後、ワイヤボンディングを行な
い、上記４レツトをレジンモールドで封ｉｌｚしだ図を
示している。そして、第１図（４）に示しだリードフレ
ーム１１を外囲器としての各レジンモールド１２毎に切
断する。ζこで、１３はアウターリードである。そして
、第１図（Ｂ）に示したアウターリード１３を折曲げる
ことにより第１図（０に示すようにレジンモールドＤＩ
Ｐパッケージが完成する。
そして、第１図（Ｃ）に示すような半導体装置をまとめ
て運搬した時には互いにＩＩＪ接する半導体装置のアウ
ターリード１３がからみ合ったりアウターリード１３が
折曲がったシして、１つの半導体装１ユ１を取出すのに
労力を要するという欠点があった。また、ソケットに第
１図（Ｃりに示したような半導体装置を実装する場合、
アウターリード１３が曲がっていた場合には実装するこ
とはできないと共に、アウターリード１３が折曲がって
いない場合でも実装中に折曲がってしたような半導体装
置を着脱する場合に、アウタ体装置のアウターリード１
３が変形してしまう等取扱いが面倒である。さらに、第
１図（Ｑに示した半導体装置はアウターリード１３が長
く突出しているので、半導体装置の運搬中や実装中にア
ウターリード１３に力が加わシ、この力によって半導体
装置内部に配−されている半導体チップやレジンモール
ドに圧力が加わるという欠点かあった。さらにまた、第
１図（Ｃ）に示した半導体装置の場合、第１図（Ｂ）に
示したアウターリード１３が通常プレスにより折曲げら
れるが、て内部の半導体チップに圧力が加わり、この加
わった力によってインナーリードとレジンモールドとの
間に空隙を生じ湿気等の不純物が半導体チップ内の能動
領域に侵入し半導体装置の特性を劣化させていたという
欠点があった。
て運搬した時には互いにＩＩＪ接する半導体装置のアウ
ターリード１３がからみ合ったりアウターリード１３が
折曲がったシして、１つの半導体装１ユ１を取出すのに
労力を要するという欠点があった。また、ソケットに第
１図（Ｃりに示したような半導体装置を実装する場合、
アウターリード１３が曲がっていた場合には実装するこ
とはできないと共に、アウターリード１３が折曲がって
いない場合でも実装中に折曲がってしたような半導体装
置を着脱する場合に、アウタ体装置のアウターリード１
３が変形してしまう等取扱いが面倒である。さらに、第
１図（Ｑに示した半導体装置はアウターリード１３が長
く突出しているので、半導体装置の運搬中や実装中にア
ウターリード１３に力が加わシ、この力によって半導体
装置内部に配−されている半導体チップやレジンモール
ドに圧力が加わるという欠点かあった。さらにまた、第
１図（Ｃ）に示した半導体装置の場合、第１図（Ｂ）に
示したアウターリード１３が通常プレスにより折曲げら
れるが、て内部の半導体チップに圧力が加わり、この加
わった力によってインナーリードとレジンモールドとの
間に空隙を生じ湿気等の不純物が半導体チップ内の能動
領域に侵入し半導体装置の特性を劣化させていたという
欠点があった。
この発明は上記の点に鑑みてなされたもので、その目的
は取扱いが簡便でコンバク）Ｇパッケージ形状を有する
半導体装置を提供することにある。
は取扱いが簡便でコンバク）Ｇパッケージ形状を有する
半導体装置を提供することにある。
マウント部に載置された半導体ベレットと、この半導体
ベレットに接続されたｙｊｒンディング細線、インナー
リード、ジヨイントリード、アウターリードと、この半
導体ベレッ ト、ボンディング細線、インナーリード、
ジヨイントリードを保護する外囲器とから在り、アウタ
ーリードの一部が露出して電極面となり、他面のうち少
なくとも一面が外囲器に固着している半導体装置である
。
ベレットに接続されたｙｊｒンディング細線、インナー
リード、ジヨイントリード、アウターリードと、この半
導体ベレッ ト、ボンディング細線、インナーリード、
ジヨイントリードを保護する外囲器とから在り、アウタ
ーリードの一部が露出して電極面となり、他面のうち少
なくとも一面が外囲器に固着している半導体装置である
。
以下、図面を参照してこの発明の一実施例を説明する。
第２図（４）はこの発明の一実施例に係る半導体装ｌｉ
ｔを示す余１視図で、同図（１３） Ｎ：同図（５）に
示した半導体装置のＡ −Ａ’断面図である。第２図に
おいて、２１はレジンモールドからなる外囲器である。
ｔを示す余１視図で、同図（１３） Ｎ：同図（５）に
示した半導体装置のＡ −Ａ’断面図である。第２図に
おいて、２１はレジンモールドからなる外囲器である。
上記外囲器２１の底面には一列にアウターリード２２の
電極面が上記外囲器２１の底面と同一平面上に埋設され
ている。また、２３は半導体装置２０をソケットに実装
する際にガイドとして使用される切欠き部である。
電極面が上記外囲器２１の底面と同一平面上に埋設され
ている。また、２３は半導体装置２０をソケットに実装
する際にガイドとして使用される切欠き部である。
次に、第２図（１３）を用いて同図（６）に示した半導
体装置２０のＡ −Ａ’断面図を説明する。第２図（Ｂ
）において、マウント部３ノ上に載置された半導体ペレ
ット３２はボンディング細線３３によりインナーリード
３４に接続されている。上記インナーリード３４をアウ
ターリード２２に導くためにジヨイントリード３６が形
成されている。そして、上記マウント部３１、半導体ペ
レット３２、？ンディング細線３３、インナーリード３
４、ジヨイントリード３５は上記外囲器２１により被覆
保護されている。
体装置２０のＡ −Ａ’断面図を説明する。第２図（Ｂ
）において、マウント部３ノ上に載置された半導体ペレ
ット３２はボンディング細線３３によりインナーリード
３４に接続されている。上記インナーリード３４をアウ
ターリード２２に導くためにジヨイントリード３６が形
成されている。そして、上記マウント部３１、半導体ペ
レット３２、？ンディング細線３３、インナーリード３
４、ジヨイントリード３５は上記外囲器２１により被覆
保護されている。
従りて、上記実施例においては外囲器２１と同一平面上
にアウターリード２２の電極面が形成されているだめ、
アウターリード２２を゛引掛けることはないので半導体
装置２ｏの整理、保管が簡単である。
にアウターリード２２の電極面が形成されているだめ、
アウターリード２２を゛引掛けることはないので半導体
装置２ｏの整理、保管が簡単である。
次に、この発明の他の実施例を第３図を用いて説明する
。第３図においては、アウターリード２２の電極面が上
記外囲器２１の底面より突出している。ここで、半導体
装置２０の内部構造は第２図（Ｂ）と同様に構成しであ
る。
。第３図においては、アウターリード２２の電極面が上
記外囲器２１の底面より突出している。ここで、半導体
装置２０の内部構造は第２図（Ｂ）と同様に構成しであ
る。
上記したようにこの発明の他の実施例によれば、アウタ
ーリード２２の電極面が外囲器２１より突出しているの
で、アウターリード２２は外部取出し電極としても、ソ
ケットへ実装する際のガイドとしても使用することがで
きる。
ーリード２２の電極面が外囲器２１より突出しているの
で、アウターリード２２は外部取出し電極としても、ソ
ケットへ実装する際のガイドとしても使用することがで
きる。
さらに、この発明の他の実施例を第４図を用いて説明す
る。第４図においては、アウターリード２５の電極面が
外囲器２１の表面から凹んだ位置に配置されている。
る。第４図においては、アウターリード２５の電極面が
外囲器２１の表面から凹んだ位置に配置されている。
上記したようにこの発明の他の実施例によれば、アウタ
ーリード２５の電極面が外囲器２１表面から凹んだ場所
に配置されているために、外部からの＠撃に対してアウ
ターリード２５を保護することができる。この第４図の
例では、アウターリード２５はその側縁部咬で外囲器。
ーリード２５の電極面が外囲器２１表面から凹んだ場所
に配置されているために、外部からの＠撃に対してアウ
ターリード２５を保護することができる。この第４図の
例では、アウターリード２５はその側縁部咬で外囲器。
２１の材料で被われているが、アウターリード２６はそ
の幅全体にわたって上記凹みの部分から露出していても
よい。例えば機械強度の要求または接触抵抗の要求など
に応じ、その適用を選択すればよい。
の幅全体にわたって上記凹みの部分から露出していても
よい。例えば機械強度の要求または接触抵抗の要求など
に応じ、その適用を選択すればよい。
さらに、この発明の他の実施例を第５図を用いて説明す
る。同図においては、ＤＩＰ型の半導体装置の断面を示
しておく。つまシ、マウント部３１上に載置された半導
体ペレット３２はボンディング細線４７ａ及び４１ｂに
よシ、上下２段のインナーリード４２ａ及び４２ｂに接
続されている。また、上記インナーリード４Ｊｌａ及び
４２ｂはジヨイントリード４．９ ａ及び４３ｂを介し
てアウターリード４４ａ及び４４ｂに接続される。上記
アウターリード４４ａ及び４４ｂは上記外囲器２ノの上
面及び下面に沿って夫々突出している。
る。同図においては、ＤＩＰ型の半導体装置の断面を示
しておく。つまシ、マウント部３１上に載置された半導
体ペレット３２はボンディング細線４７ａ及び４１ｂに
よシ、上下２段のインナーリード４２ａ及び４２ｂに接
続されている。また、上記インナーリード４Ｊｌａ及び
４２ｂはジヨイントリード４．９ ａ及び４３ｂを介し
てアウターリード４４ａ及び４４ｂに接続される。上記
アウターリード４４ａ及び４４ｂは上記外囲器２ノの上
面及び下面に沿って夫々突出している。
上記したようにこの発明の第゛５図の実施例による半導
体装置は半導体ペレット３２の近傍の極めて狭い領域に
多数のインナーリードが必要である場合に有効である。
体装置は半導体ペレット３２の近傍の極めて狭い領域に
多数のインナーリードが必要である場合に有効である。
さらに、この発明の他の実施例を第６図を用いて説明す
る。第６図（５）において、マウント部３１上に載置さ
れた半導体ペレット３２はビンディング細線４ハ及び４
１ｂ（より左右のインナーリード４２ａ及び４２ｂに接
続されている。
る。第６図（５）において、マウント部３１上に載置さ
れた半導体ペレット３２はビンディング細線４ハ及び４
１ｂ（より左右のインナーリード４２ａ及び４２ｂに接
続されている。
また、上記インナーリード４２１Ｌ及び４２ｂはジヨイ
ントリード４Ｊａ及び４Ｊｂを介してアウターリード４
４ｈ及び４４ｂに接酵されている。ここで、上記アウタ
ーリード４，４＾及び４４ｂの電極面は上記被覆膜２１
と同一平面上に形成されている。
ントリード４Ｊａ及び４Ｊｂを介してアウターリード４
４ｈ及び４４ｂに接酵されている。ここで、上記アウタ
ーリード４，４＾及び４４ｂの電極面は上記被覆膜２１
と同一平面上に形成されている。
そして、第６図（６）に示した半導体装置２０をソケッ
ト４５に実装した場合を第６図（ｎ）に示しておく。
ト４５に実装した場合を第６図（ｎ）に示しておく。
上記したようにこの発明の他の実施例によれば、アラレ
−リードが半導体装置と同一平面上に形成されているた
め、半導体装置をソケットに着脱するときにアウターリ
ードの折曲がシ等の恐れが全くなく取扱いが簡単である
。
−リードが半導体装置と同一平面上に形成されているた
め、半導体装置をソケットに着脱するときにアウターリ
ードの折曲がシ等の恐れが全くなく取扱いが簡単である
。
さらに１この発明の他の実施例を第７図を用いて説明す
る。第７図（６）は横型ＤＩＰパッケージの断面図を示
している。同図（５）において、マウント部３１上に載
置された半導体ペレット３２はｙｌ？ｌテンング細線４
１ａ及び４ｆｂによう左右のインナーリード４２ａ及び
４２ｂに接続されている。゛まだ、上記インナーリード
４２ａ及び４２ｂはジＷ ’ｆントリード４．９ ａ及
び４．９ ｂを介してアウターリード４”４ａ及び４４
ｂに接続されている。ここで、上記アウターリード４４
＆及。
る。第７図（６）は横型ＤＩＰパッケージの断面図を示
している。同図（５）において、マウント部３１上に載
置された半導体ペレット３２はｙｌ？ｌテンング細線４
１ａ及び４ｆｂによう左右のインナーリード４２ａ及び
４２ｂに接続されている。゛まだ、上記インナーリード
４２ａ及び４２ｂはジＷ ’ｆントリード４．９ ａ及
び４．９ ｂを介してアウターリード４”４ａ及び４４
ｂに接続されている。ここで、上記アウターリード４４
＆及。
び４４ｂの電極面は被覆膜２１表面から凹んだ場所に配
置されている。したがって、このアウターリード４４ａ
、４４ｂの両極面はその凹み内にて外部に対して露出し
ている。
置されている。したがって、このアウターリード４４ａ
、４４ｂの両極面はその凹み内にて外部に対して露出し
ている。
次に、第７図（ト）Ｋ示した半導体装置２０をボ＝−ド
５１に実装する場合について第７図（Ｂ）を用いて説明
する。第７図（Ｂ）はぎ−ド６１に実装された半導体装
置２０を裏面から見た図である。
５１に実装する場合について第７図（Ｂ）を用いて説明
する。第７図（Ｂ）はぎ−ド６１に実装された半導体装
置２０を裏面から見た図である。
同図（Ｂ）に示すように上記アウターリード４４ａ。
４４ｂは上記ボード５１から延長されているリード５２
ａ、５２ｂ上に載置される。
ａ、５２ｂ上に載置される。
つ！シ、第７図に示したこの発明の他の実施例によれば
、アウターリード４４ａ、４４ｈを外囲器２１の一面に
のみ配置しているので、このような半導体装置を実装す
る時の取扱いが容易である。
、アウターリード４４ａ、４４ｈを外囲器２１の一面に
のみ配置しているので、このような半導体装置を実装す
る時の取扱いが容易である。
さらに、この発明の他の実施例を第８図を用いて説明す
る。第８図はフラットパッケージを示す斜視図である。
る。第８図はフラットパッケージを示す斜視図である。
同図において、外囲器２１の片面４方向にはアウターリ
ード６１ｈ＋６１ｂ。
ード６１ｈ＋６１ｂ。
６１ ｃ ＊ ６１ ｄが設けられている。そして、上
記アウターリード６１ｈ〜６ｆｄの電極面は上記外囲器
２ノと同一平面上に設けられている。
記アウターリード６１ｈ〜６ｆｄの電極面は上記外囲器
２ノと同一平面上に設けられている。
従って、上記したこの発明の他の実施例においてはアウ
ターリードが外囲器と同一平面上に形成されているため
アウターリードを引掛けることはないので半導体装置の
整理、保管が簡単である。また、この第８図の例では、
アウターリードの配置が４方向になっているが、必要に
応じて、３方向に配列するも自由である。
ターリードが外囲器と同一平面上に形成されているため
アウターリードを引掛けることはないので半導体装置の
整理、保管が簡単である。また、この第８図の例では、
アウターリードの配置が４方向になっているが、必要に
応じて、３方向に配列するも自由である。
さらに、この発明の他の実施例を第９図を用いて説明す
る。同図において、薄い円板状の外囲器２１には放射状
にアウターリード２２が埋設されており、上記アウター
リード２２の電極面は上記外囲器２１と同一平面上に形
成されている。。
る。同図において、薄い円板状の外囲器２１には放射状
にアウターリード２２が埋設されており、上記アウター
リード２２の電極面は上記外囲器２１と同一平面上に形
成されている。。
上記したこの発明の他の実施例によれば、外囲器２１が
円板状となっているため、腕時計等に有用でちる。
円板状となっているため、腕時計等に有用でちる。
なお、上記したこの発明の実施例においては外囲器用の
パッケージ材として合成樹脂を説明したが、パッケージ
材としては±ラミックでも良いことは勿論である。さら
に、・臂ツケージの形状としては直方体、正方体、立方
体等の形状にも適用できることは勿論である。
パッケージ材として合成樹脂を説明したが、パッケージ
材としては±ラミックでも良いことは勿論である。さら
に、・臂ツケージの形状としては直方体、正方体、立方
体等の形状にも適用できることは勿論である。
以上詳述したようにこの発明によれば、以下に記述する
よう外効果を有している。
よう外効果を有している。
（１） アウターリードがノぐッケージからそのリー
ドの長さ方向に突出しておらず、ノクツケージ壁面に沿
って固着しているのでアウターリート０の変形が外い。
ドの長さ方向に突出しておらず、ノクツケージ壁面に沿
って固着しているのでアウターリート０の変形が外い。
（２） アウターリードがノクッケージからそのリー
ドの長さ方向に突出していないため、アウターリードへ
の機械、的歪により半導体装置内部へ圧力が加わり難く
なり、外囲器と共にベレットを保護することができる。
ドの長さ方向に突出していないため、アウターリードへ
の機械、的歪により半導体装置内部へ圧力が加わり難く
なり、外囲器と共にベレットを保護することができる。
（３） アウターリートの変形がないため、実装およ
びソケットからの取りはずしか容易である。
びソケットからの取りはずしか容易である。
（４） アウターリードが７４ ツケージに固着され
てコンパクトな形状となっているため、半導体装置の整
理、保管や取扱いが容易である。
てコンパクトな形状となっているため、半導体装置の整
理、保管や取扱いが容易である。
（５） アウターリードがノ臂ツク゛−ジ壁面に沿っ
て一体化されているので、外部からの機械的衝撃に強く
、アウターリードがノヤツケージより凹んだ場所に固着
されている場合にｔま特に機械的衝撃に強い。
て一体化されているので、外部からの機械的衝撃に強く
、アウターリードがノヤツケージより凹んだ場所に固着
されている場合にｔま特に機械的衝撃に強い。
第１図囚ないしくＣ）は従来の半導体装置を説明するだ
めの図、第２図（４）及び（Ｂ）はこの発明の一実施例
を示す図、第３図ないし第５図、第６図（４）及び（Ｂ
）、第７図（５）及び（Ｂ）、第８図ないし第９図はそ
れぞれこの発明の他の実施例を示す図である。 ２１・・・外囲器、２２・・・アウターリード、３３・
・・？ンディング細線、３４・・・インナーリード、３
５・・・ジヨイントリード。 出願人代理人 弁理士 鈴 江 武 彦矛５図 ３ＩｐＹ図
めの図、第２図（４）及び（Ｂ）はこの発明の一実施例
を示す図、第３図ないし第５図、第６図（４）及び（Ｂ
）、第７図（５）及び（Ｂ）、第８図ないし第９図はそ
れぞれこの発明の他の実施例を示す図である。 ２１・・・外囲器、２２・・・アウターリード、３３・
・・？ンディング細線、３４・・・インナーリード、３
５・・・ジヨイントリード。 出願人代理人 弁理士 鈴 江 武 彦矛５図 ３ＩｐＹ図
Claims (1)
- 【特許請求の範囲】 （１） マウント部に載置された半導体ベレットと、
上記半導体ペレットにｄ？ンディング細線にて接続され
たインナーリードと、上記インナーリードを延長したジ
ヨイントリードと、上記半導体ペレット、上記Ｓイディ
ング細線、上記インナーリード及び上記ジヨイントリー
ドを保護する外囲器と、上記外囲器に少なくとも一面固
着し、他の面のうち少なくとも一部電極面が露出してお
り上記ジヨイントリードに接続しているアウターリード
とを具備したことを特徴とする半導体装置。 （２）上記外囲器表面にアウターリードの一面を固着し
、対向する面に形成された電極面が上記外囲器表面から
突出していることを特徴とする特許請求の範囲第１項記
載の半導体装置。 （３） 上記外囲器内にアウターリードの少なくとも
一部を埋設し、電極面を露出したことを特徴とする特許
請求の範囲第１項記載の半導体装置。 （４）上記外囲器表面と上記アウターリードの電極面が
同一平面上に配置されていることを特徴とする特許請求
の範囲第３項記載の半導体装置０ （５）上記外囲器表面より凹んだ位置にアウターリード
電極面が配置されていることを特徴とする特許請求の範
囲第３項記載の半導体装置。 （６）上記アウターリードの一部を上記外囲器の一部で
覆うことを特徴とする特許請求の範囲第５項記載の半導
体装置。 （７）上記アウターリードを複数平行に配置することを
特徴とする特許請求の範囲第１項記載（８）上記複数平
行に配置されたアウターリード群を上記外囲器の対向す
る面に設けたことを特徴とする特許請求の範囲第７項記
載の半導体装置・ （９）上記複数平行に配置されたアウターリード群を上
記外囲器と同一表面の対向する方向に設けることを特徴
とする特許請求の範囲第７項記載の半導体装置。 ０１ 上記アウターリードを複数放射状に配置するこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135412A JPS5927549A (ja) | 1982-08-03 | 1982-08-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135412A JPS5927549A (ja) | 1982-08-03 | 1982-08-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5927549A true JPS5927549A (ja) | 1984-02-14 |
Family
ID=15151118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135412A Pending JPS5927549A (ja) | 1982-08-03 | 1982-08-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927549A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59146953U (ja) * | 1983-03-22 | 1984-10-01 | イビデン株式会社 | 半導体用パツケ−ジ |
| US4697204A (en) * | 1982-07-27 | 1987-09-29 | Fuji Xerox Co., Ltd. | Leadless chip carrier and process for fabrication of same |
| JPS63244657A (ja) * | 1987-03-30 | 1988-10-12 | Toshiba Corp | 半導体装置 |
| US7115984B2 (en) * | 2002-06-18 | 2006-10-03 | Micron Technology, Inc. | Semiconductor devices including peripherally located bond pads, intermediates thereof, assemblies, and packages including the semiconductor devices, and support elements for the semiconductor devices |
| US7208335B2 (en) | 2003-09-30 | 2007-04-24 | Micron Technology, Inc. | Castellated chip-scale packages and methods for fabricating the same |
| US7226809B2 (en) | 2002-06-18 | 2007-06-05 | Micron Technology, Inc. | Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assemblies and packages including such semiconductor devices or packages and associated methods |
-
1982
- 1982-08-03 JP JP57135412A patent/JPS5927549A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697204A (en) * | 1982-07-27 | 1987-09-29 | Fuji Xerox Co., Ltd. | Leadless chip carrier and process for fabrication of same |
| JPS59146953U (ja) * | 1983-03-22 | 1984-10-01 | イビデン株式会社 | 半導体用パツケ−ジ |
| JPS63244657A (ja) * | 1987-03-30 | 1988-10-12 | Toshiba Corp | 半導体装置 |
| US7115984B2 (en) * | 2002-06-18 | 2006-10-03 | Micron Technology, Inc. | Semiconductor devices including peripherally located bond pads, intermediates thereof, assemblies, and packages including the semiconductor devices, and support elements for the semiconductor devices |
| US7226809B2 (en) | 2002-06-18 | 2007-06-05 | Micron Technology, Inc. | Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assemblies and packages including such semiconductor devices or packages and associated methods |
| US7285850B2 (en) | 2002-06-18 | 2007-10-23 | Micron Technology, Inc. | Support elements for semiconductor devices with peripherally located bond pads |
| US7208335B2 (en) | 2003-09-30 | 2007-04-24 | Micron Technology, Inc. | Castellated chip-scale packages and methods for fabricating the same |
| US7633159B2 (en) | 2003-09-30 | 2009-12-15 | Micron Technology, Inc. | Semiconductor device assemblies and packages with edge contacts and sacrificial substrates and other intermediate structures used or formed in fabricating the assemblies or packages |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6175149B1 (en) | Mounting multiple semiconductor dies in a package | |
| JP2955842B2 (ja) | 半導体パッケージ | |
| JPH02303176A (ja) | 半導体装置 | |
| JPS5927549A (ja) | 半導体装置 | |
| JP2011040745A (ja) | 懸架された鉛のフレーム電子パッケージ | |
| JPS5845186B2 (ja) | 半導体装置 | |
| JPS62142341A (ja) | 半導体装置およびその製造方法 | |
| JPS63296252A (ja) | 樹脂封止型半導体装置 | |
| JPH01137660A (ja) | 半導体装置 | |
| JPH04155954A (ja) | 半導体装置 | |
| KR20020018938A (ko) | 반도체 패키지 | |
| JPH0431260A (ja) | 半導体包装材料の封止構造 | |
| KR100280393B1 (ko) | 반도체 패키지 | |
| JPS63164261A (ja) | 半導体装置 | |
| JPH05206361A (ja) | 半導体装置 | |
| JPH02137345A (ja) | Ｔａｂ型半導体装置 | |
| JPS629652A (ja) | 半導体装置 | |
| JPS60254755A (ja) | 半導体装置用パツケ−ジ | |
| JPS63241954A (ja) | 樹脂封止半導体装置 | |
| JPH02280359A (ja) | 半導体装置 | |
| JPH0436118Y2 (ja) | ||
| JPH0323696Y2 (ja) | ||
| JPH01128558A (ja) | 樹脂封止型半導体装置 | |
| JPS63104361A (ja) | 半導体装置 | |
| JPH01100912A (ja) | 半導体集積回路装置 |