JPS5931218B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体装置に関するものである。

この半導体装置？丸少くとも第１および第２のバイボー
ラ且つ相補形（コンプリメンタリ）であるバーチカルト
ランジスタを有する半導体本体を具え、前記各トランジ
スタは、エミツタ領域およびコレクタ領域として機能す
る２つの外部領域間にベース領域を具え、前記半導体本
体を、第１導電形の第１エピタキシヤル層と、この層上
に延在し第１エピタキシヤル層とは反対の第２導電形の
第２エビタキシヤル層とによつて覆われたサブストレー
トにより形成し、前記第１トランジスタのベース領域と
前記第２トランジスタの１つの外部領域の少くとも一部
とを、前記第１エピタキシヤル層の共通平面部により形
成し、前記第２トランジスタのベース領域を前記第２エ
ピタキシヤル層の第１部分により形成し、前記サブスト
レートの第１部分が前記第１および第２トランジスタの
うちの一方のトランジスタのコレクタ領域の少くとも一
部を形成し、絶縁障壁が前記半導体本体の上側表面から
少くともサブストレートまで延在しており、前記サブス
トレートの下側表面には電極が接触している。種々の応
用、特に電力増幅においては、少くとも２個の相補能動
素子、たとえば対応する領域が反対導電形である２個の
トランジスタが集積されたモノリシツク半導体装置を実
現することが試みられている。

これは、たとえばＰＮＰ形の入力または制御トランジス
タを具え、そのコレクタが出力または電力トランジスタ
のベースを制御し、入力トランジスタのエミツタが出力
トランジスタのコレクタに接続されているいわゆる混合
ダーリントン形の増幅器装置の場合である。２個のトラ
ンジスタは、エピタキシヤル堆積および拡散の公知の手
段によつてサブストレート基板に集積化することができ
る。

このようにして得られた構造の一例は、フランス国特許
出願２２９７４９５号明細書に開示されている。

この構造は、良好なオーミツク表面接続を許容する能動
表面の平担さのために、特に利得に関してかなりの利点
を与えている。しかし、前記フランス国特許出願に開示
されているダーリントン・アセンブリの入力トランジス
タのエミツタと出力トランジスタのコレクタとの間の接
続は、メサ溝の底部に達する金属接続を必要とする。こ
れは、ある場合には困難である。さらに、入力トランジ
スタのコレクタと出力トランジスタのベースとの間の接
続は、同一エピタキシヤル層内のこれら２つの領域間の
連続性によつて実現される内部接続である。これは、高
濃度にドープされた局部埋込層を必要とする。この埋込
層にもかかわらず、前記接続の抵抗は、ある応用におい
ては依然として非常に高くなる。さらに、前記層の非常
に高濃度のドーピングは、不純物のエピタキシヤル層へ
の移動のためにエピタキシ（Ｅｐｉｔａｘｙ）における
困難性を含んでいる。本発明の目的の１つは、上述した
ダーリントン装置のような公知の装置の可能性を改善し
、および構造が簡単で低抵抗かつ信頼性の良い電気的接
続を有する２個のコンプリメンタリ・トランジスタのア
センブリを提供することにある。

本発明は、少くとも第１および第２のバイポーラ且つ相
補形であるバーチカルトランジスタを有する半導体本体
を具え、前記各トランジスタは、エミツタ領域およびコ
レクタ領域として機能する２つの外部領域間にベース領
域を具え、前記半導体本体を、第１導電形の第１エピタ
キシヤル層と、この層上に延在し第１エピタキシヤル層
とは反対の第２導電形の第２エピタキシヤル層とによつ
て覆われたサブストレートにより形成し、前記第１トラ
ンジスタのベース領域と前記第２トランジスタの１つの
外部領域の少くとも一部とを、前記第１エピタキシヤル
層の共通平面部により形成し、前記第２トランジスタの
ベース領域を前記第２工ピタキシヤル層の第１部分によ
り形成し、前記サブストレートの第１部分が前記第１お
よび第２トランジスタのうちの一方のトランジスタのコ
レクタ領域の少くとも一部を形成し、絶縁障壁が前記半
導体本体の上側表面から少くともサブストレートまで延
在しており、前記サブストレートの下側表面には電極が
接触している半導体装置において、前記第１トランジス
タの１つの外部領域の少なくとも一部分を、前記第２エ
ピタキシヤル層の前記第１部分と共通平面であるこの第
２エピタキシヤル層の第２部分を以つて構成し、一方の
トランジスタのエミツタ領域の少くとも一部分を、サブ
ストレートの前記第１部分に隣接しこの第１部分と共通
平面にありこの第１部分の導電形とは反対の導電形であ
るサブストレートの第２部分を以つて構成し、サブスト
レートの前記第１および第２部分である２つの部分によ
りｐ−ｎ接合を形成し、このｐ−ｎ接合によりサブスト
レートの前記下側表面から前記の絶縁障壁まで延在する
ｐ−ｎ接合の少くとも一部分を構成し、サブストレート
の前記第１および第２部分には前記サブストレートの下
側表面上の前記の電極を接触させたことを特徴とする。

本発明半導体装置においては、コンプリメンタリ・アセ
ンブリのトランジスタの接続は、半導体装置の表面に堆
積された導電層によつて実現される。

したがつて接続の抵抗を所望のごとく小さくすることが
できる。サブストレートの隣接部分に形成された２つの
外部領域の間（一方のトランジスタのエミツタと他方の
トランジスタのコレクタとの間）の電気的接続は、サブ
ストレートの下側表面に延在する導電電極、たとえば金
属電極によつて非常に簡単に得られる。

第２エピタキシヤル層の上側表面である半導体装置の上
側表面（または能動表面）は、たとえば局部的金属堆積
によつて良品質の電気的接続を与え得る良好な平担さを
有している。

平担な表面のために、接続は信頼性が良い。これら接続
は容易に実現される。さらに、製造工程の終りにおける
金属堆積は、半導体装置に何んらの障害も与えない。本
発明のコンプリメンタリ・トランジスタのアセンブリの
第１実施例では、サブストレート内に設けた領域（サブ
ストレートの第２および第１部分）を、前記第１トラン
ジスタのエミツタおよび前記第２トランジスタのコレク
タの第１領域とし、前記第１トランジスタのベースおよ
び第２トランジスタのコレクタの第２領域を、前記第１
エピタキシヤル層の部分によつて形成し、前記第１トラ
ンジスタのコレクタおよび前記第２トランジスタのベー
スを、前記第２エピタキシヤル層の部分によつて形成し
、前記第２トランジスタのエミツタを、前記第２エピタ
キシヤル層内に含まれる第１導電形のドーブ領域によつ
て形成し、前記第１トランジスタのベース接点を、上側
表面から前記第２エピタキシヤル層の深さを越える深さ
にまで延在する同じ第１導電形のドープ領域によつて形
成するのが好適である。

第１トランジスタのコレクタの接点領域および第２トラ
ンジスタのベース接点の接点領域は、必要ならば、第２
エピタキシヤル層内に形成された第２導電形のドープ領
域によつて形成される。

これら領域は、一般に、拡散領域または注入領域によつ
て形成される。この実施例においては、第１トランジス
タ（第１エピタキシヤル層に形成されたベースが第１導
電形であるもの）のコレクタを、第２トランジスタ（第
２エピタキシヤル層に形成されたベースが第２導電形で
あるもの）のベースに簡単に接続することができる。こ
の実施例における発明を、第１形の混合ダーリントン装
置を得るために直接適用できることがわかる。実際には
、前記第１実施例の混合ダーリントン配置への応用にお
いて、入力トランジスタを前記第１トランジスタによつ
て形成し、出力トランジスタを前記第２トランジスタに
よつて形成し、前記第１トランジスタのコレクタを前記
第２トランジスタのベースに接続し、前記第１トランジ
スタのベースに接続された電極が増幅器の入力端子を形
成し、サブストレート内に設けられた２つの領域を、サ
ブストレートの下側表面に延在し出力端子を形成する電
極によつて短絡する。

本発明のコンプリメンタリ・トランジスタのアセンプリ
の第２実施例では、サブストレート内に設けられた領域
を、前記第１トランジスタのコレクタおよび前記第２ト
ランジスタのエミツタの第１領域とし、前記第１トラン
ジスタのベースおよび前記第２トランジスタのエミツタ
の第２領域を、前記第１エピタキシヤル層の部分によつ
て形成し、前記第１トランジスタのエミツタおよび第２
トランジスタのベースを、前記第２エピタキシヤル層の
部分によつて形成し、前記第２トランジスタのコレクタ
を、前記第２エピタキシヤル層に含まれる第１導電形の
ドープ領域によつて形成し、前記第１トランジスタのベ
ース接点領域を、上側表面から前記第２エピタキシヤル
層の厚さを越える深さにまで延在する第１導電形のドー
プ領域により形成するのが好適である。

第２トランジスタのベース接点領域および第１トランジ
スタのエミツタ接点領域を、第２エピタキシヤル層に形
成した第２導電形のドープ領域′こよつて形成する。

これらの領域は、拡散または注入によつて形成すること
ができる。コンプリメンタリ・アセンプリのこの実施例
では、コレクタをコンプリメンタリ・トランジスタのベ
ースに容易に接続することのできる第２トランジスタ（
第２エピタキシヤル層に設けられたベースが第２導電形
のもの）であり、第１トランジスタ（第１エピタキシヤ
ル層に設けられているベースが第１導電形であるもの）
である。

この第１トランジスタは、混合ダーリントン配置の入カ
トランジスタとして特に機能することができる。この第
２実施例の混合ダーリントン配置への応用では、入力ト
ランジスタを前記第２トランジスタによつて形成し、出
力トランジスタを前記第１トランジスタによつて形成し
、前記第２トランジスタを前記第１トランジスタのベー
スに接続し、前記第２トランジスタのベースに接続され
た電極が増幅器の入力端子を形成し、サブストレート内
に設けられた２つの領域を、サブストレートの下側表面
に延在し出力端子を形成する電極によつて短絡する。“
第１実施例”のダーリントン配置と同じ場所に実現され
だ第２実施例”のダーリントン配置は、前者とは反対の
形であり、相補形をなしている。

したがつて、２個のコンプリメンタリ・トランジスタの
反対および相補形のアッセンブリを、同一プレート上に
得ることができ、特に、混合ＮＰＮ／ＰＮＰダーリント
ン配置およびＰＮＰ／ＮＰＮダーリントン配置とするこ
とができる。

増幅器装置の好適な実施例では、コンプリメンタリ・ト
ランジスタの２つのコンプリメンタリ・アセンブリを同
一プレート上で組合せて、いわゆる対称プツシユプル形
の増幅器を形成する。前記コンプリメンタリ・アセンブ
リの一方は第１実施例のものであり、他方は第２実施例
のものであり、いずれも混合ダーリントン配置を形成し
ている。同一半導体本体に、“第１実施例゛の第１アセ
ンブリによつて構成される第１混合ダーリントン配置お
よび１第２実施例゛の第２アセンブリによつて構成され
る第２混合ダーリントンアセンブリを具える半導体装置
においては、前記第１アセンブリに用いられる２つのサ
ブストレート部分と、第１エピタキシヤル層の２つの部
分と、第２エピタキシヤル層の２つの部分は、それぞれ
、前記第２アセンブリに用いられるサブストレートの２
つの部分と、第１エピタキシヤル層の２つの部分と、第
２エピタキシヤル層の２つの部分に対し同平面にあり、
前記２つのエピタキシヤル層内に設けられた前記第１ア
センブリのトランジスタの領域を、上側表面から前記２
つのエピタキシヤル層の厚さを越える深さにまで延在す
る絶縁障壁によつて、前記２つのエピタキシヤル層内に
設けられた第２アセンブリのトランジスタの領域から分
離し、サブストレートの前記４つの部分を、サブストレ
ートの下側面上に設けられた導電電極により短絡し、前
記２つのアセンブリが、入力端子が前記第１アセンブリ
の第１トランジスタのベースおよび前記第２アセンブリ
の第２トランジスタのベースであり、出力端子がサブス
トレートの下側表面に設けられた前記電極であるいわゆ
るブツシュプル形の増幅器を構成するのが好適である。
この半導体装置の利点は多い。

まず第１に、ダーリントン配置の利点を有し、接続部が
低抵抗であり、信頼性が良く、製造が容易である。さら
に、サブストレートの下側面に設けられた金属電極を零
電圧レベルにできる点において特に興昧がある。この電
極は放熱器（ＤｉｓｓｉｐａｔＯｒ）および外囲器に接
続されており、使用者は高電圧に触れることはなく、こ
のことは安全性を改善する。さらに、半導体装置は同一
温度にあるので、個別素子には必要な温度安定性を改善
するための補足回路を必要としない。本発明半導体装置
の異なる区域および領域を、必要に従つてドープされた
材料で作る。

エミツタおよび接点区域すなわち導通区域は高濃度にド
ープするのが好適であり、ベースおよびコレクタは最良
の特性、特に半導体装置に要求されるブレークダウン電
圧を得られるように、低濃度にドープされた区域を具え
ている。第１実施例に基づく第１トランジスタのエミツ
タと第２トランジスタのコレクタとの間の電気的接続、
および第２実施例に基づく第２トランジスタのエミツタ
と第１トランジスタのコレクタとの間（混合ダーリント
ン配置への応用の２つの場合には入力トランジスタのエ
ミツタと出力トランジスタのコレクタとの間）の電気的
接続は、たとえばサブストレートの下側面に延在する金
属電極によつて非常に簡単に得られるが、サブストレー
トが、同時に放熱器として機能する金属支持体と共に１
個のアセンブリを形成するように作られている場合には
、特にはんだ付けによつて実現される。

このようにして作られた接続部は、低抵抗であり非常に
信頼性が良い。特にダーリントン配置への応用において
は、第１層のレベルでの第１トランジスタのベースおよ
び第２トランジスタのベースを、第２層のレベルでの第
１トランジスタの外部領域から分離する絶縁障壁、およ
び２つのコンプリメンタリ・ダーリントン配置を有する
いわゆるプツシユプル増幅器への応用において、第１ダ
ーリントン配置を第２ダーリントン配置から分離する障
壁を、溝によつて形成するのが好適である。

これら溝は、第２エピタキシヤル層の表面からサブスト
レートへわたつて形成され、絶縁材料により充てんされ
、またはたとえば酸化物の不活性絶縁材料によつて被覆
される。このような絶縁障壁は、局部酸化によつて、必
要ならばイオンたとえば窒素の注入によつて作ることが
できる。

絶縁障壁の形成が活性表面上における平担さに不完性が
ある場合には、レベルの前記差の導電性フイルム接続部
との交差に対し平担な表面を設けることができる。

前記導電性フイルムは、第１トランジスタ電極と第２ト
ランジスタの電極との間の接続を形成し、他方、前記障
壁内に通路を形成する中断部または不連続部を形成する
。障壁が溝により得られる場合には、前記接続部を形成
するのが望ましい場所に平担プレートを残すことで十分
である。

前記通路は、このようにして残された半導体材料によつ
て形成される。導電通路を形成する層が平担であるとい
う事実によつて導電通路に与えられる信頼性の利点は、
障壁の中断部を、優先的とみなすことのできる解決法に
向けさせる。第１形状では、前記絶縁障壁の少くとも一
部においてサブストレートに接続する底部を、一方の側
では第１導電形のサブストレートの一部によつて取り囲
み、他方の側では第２導電形のサブストレートの一部に
よつて取り囲み、サブストレートの２つの隣接する部分
間にある前記Ｐ−Ｎ接合が前記絶縁障壁で直接終るよう
にする。

第２形状では、第１導電形の前記第１エピタキシヤル層
内で、第１導電形のトランージスタのベースを形成する
第１部分を第１導電形とは相補形のトランジスタの外部
領域の区域を形成する第２部分から分離する前記絶縁障
壁は、第２導電形である部分内でのみ前記サブストレー
トに接触し、前記障壁から突出するサブストレートの前
記部分が、前記第１エピタキシヤル層の前記第２部分の
隣接端部とによつてＰ−Ｎ接合を形成し、この接合は前
記障壁におけるその端部のうちの１つで終了し、他の端
部においてサブストレートの反対導電形の２つの部分間
にあるＰ−Ｎ接合に結合し、サブストレートの下側表面
から前記絶縁障壁にまで延在するＰ−Ｎ接合を形成する
。

この２つの可能性は、製造において大きな公差を許容す
るので、大きな柔軟性を与える。

本発明半導体装置を製造する方法は、公知の方法によつ
て行なうことができる。

この製造方法は、特に以下の工程を有する点において特
徴がある。第１導電形のプレート内に前の導電形とは反
対の導電形を与える不純物を、前記プレートの濃度を越
える濃度でサブストレートの少くとも或る厚さに局部的
に導入して第１導電形とは反対の部分を少くとも形成し
、低濃度にドープされた第１エピタキシヤル層を、２種
類の導電形の部分が成長する前記プレートの大きさ表面
のうちの１つに堆積し、前記第１エピタキシヤル層とは
反対の導電形の低濃度にドープされた第２エピタキシヤ
ル層を第１エピタキシヤル層上に堆積し、第１エピタキ
シヤル層の少くとも２種類の導電形の局部領域を形成し
、一方は前記第２エピタキシヤル層の厚さを越える深さ
を有し前記第１トランジスタのベース接点を形成するた
めに設け、前記第２トランジスタの外部領域を形成する
ために設けられた他方は前記第２エピタキシヤル層内に
設け、絶縁障壁を設け、接点および接続部を形成する。
基本的には公知の技術によつて行なうことのできる半導
体装置のこの製造方法は、わずかのリスクを伴う。

第１導電形とは反対の導電形の部分を形成するためにサ
ブストレート内に不純物を導入する際に、アセンブリの
サブストレートを形成するプレートの全厚さに前記不純
物を導人することができる。

これは特に簡単である。前記プレートの一方の面から導
入される不純物の深さを、プレートの厚さよりも小さな
値に制限して、導入面とは反対の面に、第１導電形の層
を残存させることができる。

この層はその後除去される。このことは、不純物の導入
時間を減少させ、同時に厚く且つ抵抗性のあるプレート
が得られるようにする。本発明半導体装置の製造方歩の
第１実施例によれば、第１導電形のプレートの少くとも
一部とは反対の導電形を与える高濃度の不純物の局部的
導入を、温度勾配における溶融区域の偏位によつて行な
う。

この方法はしばしば熱的移動と称されている。シリコン
であつてＮまたはＮ＋形（正符号は高ドーピングを示す
）を示すプレート、およびサブストレートの高ドープＰ
４形部分は、アルミニウムの熱的移動によつて得られる
。

金−アンチモンの熱的移動によつて、Ｆ形サブストレー
トから始めてその中にＮν域を実現することもできる。

熱的移動によるこの方法は急速であり、その工程は少く
、したがつて経済的である。

本発明半導体装置の製造方法の第２実施例によれば、第
１導電形のプレートの少くとも一部とは反対の導電形を
与える高濃度の不純物の局部的導入を、たとえば予備拡
散（Ｐｒｅ−ＤｉｆｆｕｓｉＯｎ）堆積から始めて、拡
散によつて行なう。

アルミニウムまたはホウ素の拡散によつてたとえばＮ＋
形のシリコンプレート内にｐ＋形部分を得ることができ
、または燐を拡散することによつ十

＋てＰ形シリコンのプレート内にＮ形部分を得ることが
できる。

この工程は周知の方法を利用して行なう。

本発明は、特に増幅器に予定される混合ダーリントン形
のコンプリメンタリ・トランジスタ装置の実現に特に適
用することができる。

それぞれが混合ダーリントン配置に設けられプツシユプ
ル増幅器を構成するコンプリメンタリ・トランジスタの
２つのアセンブリの配置は、本発明による構造によつて
モノリシツクプレートに好適に実現される。以下、本発
明を図面に基づいて詳細に説明する。

明瞭にするために、図面は正確に拡大したものではなく
、特に厚さ寸法は誇張していることに注意すべきである
。第１図および第２図に示す回路は、本発明装置におい
て実現することのできる回路の例である。

第１図に示す回路は、２個の相補形トランジスタすなわ
ち入力トランジスタＴｅおよび出力トランジスタＴｓを
具える混合ダーリントン増幅器配置の回路である。第１
図では、入力トランジスタはＰＮＰトランジスタであり
、出力トランジスタはＮＰＮトランジスタである。入力
トランジスタがＮＰＮトランジスタで出力トランジスタ
がＰＮＰトランジスタである混合ダーリントン増幅器と
することも可能である。この種の回路は、トランジスタ
の特性を改良するために出力トランジスタのベースーエ
ミツタ接合に並列に加えた抵抗Ｒｓを具えている。実際
には、この抵抗は、入力トランジスタから漏れ電流の一
部を取り出す。このため、この電流の一部は出力トラン
ジスタで増幅されない。第２図に示す回路は、２つの相
補形混合ダーリントン配置を具えるいわゆる対称形プツ
シユプル増幅器の回路である。

第１混合ダーリントン配置は、ＰＮＰ形の入力トランジ
スタＴＥおよびＮＰＮ形の出力トランジスタＴ８より成
り、第１混合ダーリントン配置に対し相補形をなす第２
混合ダーリントン配置は、ＮＰＮ形の入力トランジスタ
ＴＦおよびＰＮＰ形の出力トランジスタＴＴより成つて
いる。この回路を、本発明の一実施例の１つでは、モノ
リシツクプレートに集積することができる。

第３，第４，第５図は、第１形状および第１実施例の半
導体装置を示す。この半導体装置は、少くとも第１トラ
ンジスタＴ。，ｌおよび第２トランジスタＴ８ｌを有す
る半導体本体を具えており、これらトランジスタは、バ
ーチカル形、バイボーラ形、およびコンプリメンタリ形
である。前記基板は、平担なサブストレート１００によ
つて構成され、その表面１０３は第１導電形の第１エピ
タキシヤル層上には第１導電形とは反対の第２導電形の
第２エピタキシヤル層が延在している。

第１トランジスタＴｅｌのベース領域４および第２トラ
ンジスタＴ８，のコレクタ５の一部により形成する。第
２トランジスタのベース領域７および第１トランジスタ
のコレクタ６を、第２エピタキシヤル層の共通プレーナ
部によつて形成する。第２トランジスタのコレクタ領域
の他の部分を形成するサブストレートの部分２（第１導
電形の）は、第１トランジスタのエミツタを形成する前
記サブストレートの第２導電形の部分１に隣接する。サ
ブストレート１００のこれら２つの部分１および２は、
接合３によつて分離される。この接合は、第３，４，５
図の装置が第１形状であるために、半導体装置の上側活
性表面１４０から沈んだ絶縁障壁１７０の底部から、層
１０２と１０１およびサブストレートの表面１０３を経
て、サブストレートの内部に延在している。第２トラン
ジスタのエミツタ９を、第２エピタキシヤル層に含まれ
る第１導電形のドープ領域によつて形成し、第１トラン
ジスタのベース接点１１を、第２エピタキシヤル層の土
側表面１４０から第２エピタキシヤル層の深さを越える
深さに延在する同一の第１導電形のドープ領域によつて
形成する。

この第１実施例では、第１トランジスタＴｅｌはＰＮＰ
トランジスタであり、第２トランジスタＴ８ｌはＮＰＮ
トランジスタである。

サブストレートの部分１は、５×１０１９個原子／ＣＩ
Ｉｆの濃度にアルミニウムによりドープされたＰ形であ
り、部分２は５×１０１８個原子／ｄの濃度にアンチモ
ンでドープされたＮ形である。第１エピタキシヤル層１
０１は、サブストレート部２と同様にＮ導電形であるが
、少なくドープされており（たとえば１０１５個原子／
ｄ）、３Ω・いの抵抗率を与える。

第２エピタキシヤル層１０２は、Ｐ形であり、少くドー
プされている（たとえば３Ｘ１０１５個原子／ｄ）。

絶縁溝１．７は、層１０１内において、第１トランジス
タのベース４を第２トランジスタのコレクタ５から分離
し、層１０２において、大部分が第１トランジスタのコ
レクタ６を形成する部分１０２ａを、大部分が第２トラ
ンジスタのベース７を構成する部分１０２ｂから分離す
る。

第３図において、溝１７の底部を、一方の側はサブスト
レートの部分１によつて形成し、他方の側は同じサブス
トレートの部分２によつて形成する。

接合３は、第１形状に従つて、面１０３とは反対側のサ
ブストレートの下側面１０４から、溝１７の底部にまで
直接延びている。溝１７は、一方のトランジスタから他
方のトランジスタへの平担な金属接続層１０６を支持す
る通路を形成する中断部１０５を具えている。

第３，４，５図では、絶縁溝１７と同時に前記集積回路
の縁部に作られるメサ（Ｍｅｓａ）を＋１７ａで示す。

部分１０２ａ内に拡散されたＰ形の高濃度にドープされ
た浅い領域１０は、第１トランジスタのコレクタ６の抵
抗を減少させる働＋きをする。

高濃度にドープされたＮ形領域１１を、また、第１トラ
ンジスタのベース４に達して接触するに十分な深さまで
拡散する。この領域は、王冠、リング、円環または帯の
形状、特にコレクタ６を取り囲む前記領域と類似の（Ｈ
ＯｍｅＯｍＯｒ一ＰｈＯｕｓ）大きさの形状とするのが
好適である。トポロギ一（ＴＯｐＯｌＯｇｙ）では、２
つの図形のそれぞれが連続的変形によつて他方の変形で
ある場合には、これら２つの図形は類似であることに注
意すべきである。このことは、たとえばＥ．Ｍ．ＰＡＴ
ＴＥＲＳＯＮ著の″ＴＯｐＯｌＯｇｙ゛第２頁第９〜１
６行に記載されている。十 部分１０２ａ内に拡散された高濃度ドープＮ形の浅い領
域９は、第２トランジスタのエミツタを構成する。

部分１０２ｂに拡散された高濃度ド＋ープＰ形の浅い領
域８は、第２トランジスタのベース７上の接点を改善す
る働きをする。

前記領域は、第２トランジスタのエミツタを部分的に取
り囲むフツク形状とするのが好適である。突出部８ａが
前記フツク部上に形成され、後述する抵抗Ｒ８ｌを実現
するのに役立つ。第２トランジスタのエミツターベース
接合を、第４図に実線１０７によつて示す。半導体装置
の表面を、絶縁酸化物層１２によつて覆う。

この層内には接点開口が設けられる。１２ａは絶縁溝１
７の底部における酸化物のプレートを示し、１２ｂは絶
縁溝の縁部およびメサの縁部に酸化物のラインを示し、
１２ｇは第２トランジスタのエミツタ接点開口に治つた
酸化物層の縁部を示す。

これらの輪郭を第４図に示す。金属フイルムによつて、
第１トランジスタのベースに対しては１６にコレクタに
対しては１４に、第２トランジスタのベースに対しては
１８にエミツタに対しては１５に接点が形成される。第
４図では、領域１１はリングに類似の閉じた形状を有す
るが、これは、第１トランジスタのコレタタ接点１４を
第２トランジスタのベース接点１８（この接点は領域８
のフツク形状内にある）に接続する導電フイルム１０６
のための通路を残すための開口を具えるフイルム１６に
対する場合でないことに注意すべきである。

サブストレート１００の下側面１０４上の金属堆積部１
３は、前記サブストレートの部分１と２との間の接合部
３の短絡を確保し、同時に第１トランジスタのエミツタ
および第２トランジスタのコレクタ上に接点を確保する
。

金属堆積部１３は、最小抵抗値の信頼しうる電気接続を
形成する。溝１７は、通路１０５によつて中断される。
第１エピタキシヤル層１０１のレベルで、前記中断部は
、層１０１の部分４と５との間の接続部１０５ａを残す
。上述した半導体装置は第１実施例であり、部分４は第
１トランジスタのベースであり、部分５は、第１トラン
ジスタのエミツタ１に接続された第２トランジスタのコ
レクタの一部であり、したがつて前記接続領域は第１ト
ランジスタのエミツターベース接合上に並列抵抗を形成
する。ダーリントン配置へ応用する場合には、前段より
生じる入力トランジスタの制御電流の一部を取り出し、
この理由のために、その抵抗の存在が入力トランジスタ
の利得を減少させる。しかし、このことは必ずしも欠点
ではない。

たとえば、低周波数で用いる場合、雑音の増幅を避ける
ために小さな信号を平滑にする抵抗が入力端子に設けら
れ、さらに前記抵抗は先行するトランジスタに反応し、
およびその抵抗値を適切に固定することによつて、前記
トランジスタのモードおよび動作範囲を一定にすること
ができる。すべてのこれらの場合において、抵抗の存在
は有益であり、トランジスタのアセンブリの利得に適合
する可能な最低値を有することがしばしば必要とされ、
前記回路を集積化することができる。本発明の第１実施
例の選択は、通路の抵抗が有益であるという点において
特に興昧がある。

第１エピタキシヤル層が低濃度にドープされているので
（その抵抗率はたとえば３Ω・（７ｎである】トランジ
スタの利得がわずかに影響を受けるようにするためには
前記接続領域は十分な抵抗値を有し、前記抵抗が寄生抵
抗を形成する限り、たとえばコムユテーシヨン（ＣＯｍ
ｍｕｔａｔｉＯｎ）性能を改善するためには高い値を与
えることもできる。この高い値は、たとえば前記接続領
域を細長形状とすることにより、より正確には前記接続
領域を実際には直列抵抗を形成する１個以上の細長セグ
メントによつて連続させることによつて得られる。この
ためには、第６図および第７図に関し次の例で詳細に説
明するトボロギ一が有効に用いられる。前記抵抗を用い
るためには、中断部を不連続部によつて置き換えること
ができ、特に溝の深さを減少させることができる。これ
は妥協的な解決法である。第２エピタキシヤル層１０２
のレベルで、第２トランジスタＴ８ｌのベース７および
第１トランジスタＴ。

ｌのコレクタ６を、第１トランジスタＴｅｌのベース接
点１１（この接点はリングの形状に類似の形状を有して
いる）により、および接合部１０９によつて絶縁する。
酸化物層１２は、上述の接続部１０６を支持する通路１
０５を覆う。

上述したように、トランジスタＴ８ｌのベース接点領域
８（ベース領域７の内部におけるその正確な輪郭は図に
は示していない）は、突出部８ａを与える。

この突出部は、層１２の領域１２０の下側に、および金
属膜１５の直下の前記領域の縁部１２，１の他の側上に
延在している。したがつて、第２トランジスタのベース
ーエミツタ接合１０７は、金属膜１５を直接に支持する
湾曲部１０７ａを有する。抵抗Ｒ５ｌはトランジスタＴ
８ｌのベースーエミツタ接合に並列に形成される。この
抵抗は、２個のトランジスタの漏れ電流を分離し、入力
トランジスタの漏れ電流を取り出し、この漏れ電流が出
力トランジスタによつて増幅されるのを防止する。前記
抵抗の形状は、単なる表示によつて図に示したものであ
る。層の抵抗率に適合させることができる。このように
して、入力トランジスタＴｅｌが、エミツタ１、ベース
４、コレクタ６、ベース接点領域１１、およびコレクタ
接点領域１０を具え、電力トランジスタＴ８ｌが、コレ
クタ５とコレクタ接点領域２、ベース７とベース接点領
域８、およびエミツタ９を具える第１図に示すような信
頼性の高い混合ダーリントン配置が得られる。

入力トランジスタＴｅｌのベースーエミツタ接合に並列
の抵抗は、溝１７を横切る通路１０５の部分１０５によ
つて形成され、出力トランジスタＴ，ｌのベースーエミ
ツタ接合に並列の抵抗Ｒ８ｌは、接合部１０７の部分１
０７ａをエミツタ接点１５の直下にもたらすベース接点
領域の突出部８ａの表面層によつて形成される。トラン
ジスタＴｅｌのコレクタをトランジスタＴ８ｌのベース
に接続する接続部は、導電フイルム１０６によつて形成
される。

トランジスタＴｅｌのエミツタをトランジスタＴ８ｌの
コレクタに接続する接続部は、層１３によつて形成され
る。これらの抵抗は、抵抗値が小さく、信頼ができ、実
現するのが容易である。この混合ダーリントン配置は、
入力トランジスタがＴｅ２で示され出力トランジスタが
Ｔ８２で示される第６図および第１図に示すように、ト
ボロギ一においてほぼ実現することができる。

これら図において、４１および４２は、接合部４３を構
成するサブストレート４００の共通プレーナ部であする
。

小さい表面の部分４１はＰ形であり、入力トランジスタ
Ｔｅ２すなわち第１トランジスタの工＋ミツタを構成す
る。

部分４２はＮ形であり、出力トランジスタＴＳ２すなわ
ち第２トランジスタのコレクタの一部を形成する。サブ
ストレートのこれら２つの部分を、Ｎ形に低濃度にドー
プされたエピタキシヤル層４０１によつて覆い、このエ
ピタキシヤル層を、Ｐ形に低濃度にドープされた第２エ
ピタキシヤル層は、サブストレートにわずかに突入し互
いに垂直の２つの部分５３ａおよび５３ｂを有する溝４
１０によつて形成された絶縁障害部４１１、および追加
の障壁部５４によつて互いに分離される。

その最大長では、接合部４３は、部分５３ａと５３ｂの
トラツク、およびトランジスタＴｅ２のベースを形成す
る第１エピタキシヤル層４０１の部分４０１ａの下側の
サブストレートの部分４１に続く。

部分４１は、第２エピタキシヤル層４０２の部分４０２
ａの下側にある。層４０２の部分４０２ａには、一方で
は、下側層４４の部分に達＋しベース接点を形成するＮ
形の高濃度ドープされたリング５２に類似の領域が拡散
され、他方では、第２エピタキシヤル層よりも浅く、部
分４０２ａの残りの部分４７と共に入力トランジスタＴ
ｅ２のコレクタを形成するビ形の高濃度にドープされた
領域５１が拡散される。

第１トランジスタが形成される側とは反対の絶縁障壁部
の部分５３ａ側にある第１エピタキシヤル層４０１の部
分は、それ自体が２つの部分を具えている。

すなわち、出力トランジスタＴ８２のコレクタを形成す
るサブストレートの部分４２の大部分上に延在する部分
４６と、部分５３ａにほぼ平行な追加の絶縁障壁部によ
つて分離された前記２つの絶縁障壁部５３ａと５４の間
の細長いセグメントの形の部分４５とである。このセグ
メント４５は、第１端部４５ａによつて、通路４０５の
接続領域を経て、第１トランジスタのベース４４に接続
され、第２端部４５ｂによつて、前記第１エピタキシヤ
ル層４０１に形成された第２トランジスタＴ８２の外部
領域の区域４６に、すなわちこの実施例では第２トラン
ジスタのコレクタに接続される。

入力トランジスタのベースーエミツタ接合に並列の寄生
抵抗と直列に接続された抵抗を形成する。この抵抗の抵
抗値を高くする、たとえば１０ＫΩとすることができる
。このトポロギ一の利点は、この細長形状が抵抗Ｒｅ２
を与える高い値に存在する。絶縁障壁部５４の部分は、
第２エピタキシヤル層において、部分４８を部分４０２
ｂから分離する。

部分４８は、リングに類似のベース接点５２を有する端
部において有する接合部４０９によつてコレクタ４７か
ら絶縁される。他の端部では、トランジスタＴ８２のコ
レクタ４６上に延在する部分４０２ｂに接続されている
。部分４０２ｂでは、トランジスタＴ８２のエミツタを
形成する第２エピタキシヤル層の厚さよりも＋小さい深
さの高濃度にドープされたＮ形領域５５を拡散し、この
領域５５の周囲には、第２工ピタキシヤル層よりも浅く
且つベース接点領域を＋形成する高濃度にドープされた
Ｐ形領域５０を拡散し、トランジスタＴ８２のベースを
部分４０２ｂの部分によつて形成する。

領域５０および５１は、同じ熱作用によつて拡散するの
が好適である。エミツタおよびベース接点は、第６図に
示すように指合形状にするのが好適である。この半導体
装置は、絶縁および不活性酸化物層５６によつて溝５３
および５４内、およびエピタキシヤル層とサブストレー
トのアセンブリによつて形成されるメサの側部上が覆わ
れる。

この酸化物層内に種々の接点のための窓を設ける。金属
導体を設け、領域５１上の接点６０、領域５０上の接点
５８、領域５５上の接点５７、領域５２上の接点６３を
形成する。通路４０５上およびセグメント上に設けられ
、２個のトランジスタを結合する導体５９は、領域５０
と領域５１との間の接続を形成する。前の実施例では抵
抗Ｒ８ｌである抵抗Ｒ８２は、トランジスタＴ８２のベ
ースーエミツタ接合の局部的短絡により実現でき、これ
を６２で示す。

半導体装置の下側面は、サブストレートの部分４１と４
２との間の接続を確立する金属堆積部６１を具えている
。

このようにして、入力トランジスタＴｅ２が、エミツタ
４１、ベース４４、コレクタ４７、ベース接点領域５２
、コレクタ接点領域５１を具え、電力トランジスタＴ８
２が、コレクタ４６、コレクタ導通領域４２、ベース４
９、エミツタ５５、ベース接点領域５０を具え、出力抵
抗が６２にあり、入力トランジスタのベースーエミツタ
接合に並列の抵抗の値の高い混合ダーリントン配置が得
られる。

同時に前述しだ第２形状゛および０第２実施例゛を示す
第８図および第９図に表わされる半導体装置において、
混合ダーリントン配置を形成する２個の相補形トランジ
スタＴｅ３およびＴ８３は、半導体本体に集積化されて
いる。

この半導体本体は、接合部２３によつて分離されている
反対導電形の高濃度にドープされた２つの部分２１およ
び２２を具える平担なサブストレートと、このサブスト
レート２００の表面２０３上に延在しサブストレート２
００の部分２２と共に接合部２０９を形成する。部分２
１（第１導電形）と同じ導電形ではあるが低濃度にドー
プされた第１エピタキシヤル層２０１と、この第１エピ
タキシヤル層上に延在しこの層とは反対の第２導電形の
低濃度にドープされた第２エピタキシヤル層２０２とに
よつて形成されている。溝２１０から実現される絶縁障
壁部２１２は、第１エピタキシヤル層を２つの部分２６
と２７とに分離し、第２エピタキシヤル層を２つの部分
２０２ａと２０２ｂとに分離する。溝２０２の底部は、
第１エピタキシヤル層とは反対の導電形の部分２２のサ
ブストレート２００内にわずかに突入しており、接合部
２０９を２つの部分２０９ａと２０９ｂとに分けている
。この接合部２０９ｂは、絶縁障壁部２１２に対し一方
の側で、サブストレートの部分２１および２２を分離す
る接合部２３に対しては他方の側で終了している。接合
部２０９ｂは、接合部２３と共に、サブストレートの下
側面２０４（面２０３とは反対側の）から絶縁障壁部２
１２に延在する接合部を形成する。この接合は、領域２
６および２１を領域２２から完全に分離する。接合部２
０９ｂと２３との交差点位置は重要ではなく、製造の点
から望ましいことは明らかである。サブストレートの部
分２１は、入力トランジスタＴｅ３すなわち半導体装置
の１第２トランジスタ”゜のエミツタ領域の導通領域を
形成し、他方部分２２は電力トランジスタすなわち半導
体装置の６第１トランジスタのコレクタを形成する。

絶縁障壁部は、第１エピタキシヤル層２０１において、
第２トランジスタのエミツタを形成する部分２６を第１
トランジスタのベースを形成する部分２７から分離し、
第２エピタキシヤル層において、一部が第１トランジス
タのエミツタ領域２８を形成する部分２０２ａを一部が
第２トランジスタのベース領域２９を形成する部分２０
２ｂを分離する。第１導電形の高濃度にドープされた浅
い拡散領域３０は、第２トランジスタのコレクタを形成
し、上側面２１４から第２エピタキシヤル層の厚さを越
える深さにまで延在し、領域３２を取り囲むリングに類
似する第１導電形の高濃度にドープされた拡散領域３６
は第１トランジスタのベース上の接点を形成する。

第２エピタキシヤル層２０２に拡散され、このエピタキ
シヤル層と同じ第２導電形の高濃度にドープされた表面
層２０８は、第１トランジスタのエミツタ接点３２およ
び第２トランジスタのベース接点３５を形成する。

出力トランジスタのエミツターベース接合に並列の抵抗
は、前の実施例における抵抗６２のように、エミツタ接
点３３の下側に延在する領域３６の突出部によつて得ら
れる。

この突出部を、第９図に２１３で示す。半導体装置の背
面上の金属堆積部２５は、部分２１と２２との間の接合
部２３を短絡し、同時に第１トランジスタのコレクタお
よび第２トランジスタのエミツタのための接点を形成す
る。

半導体装置の表面の良好な平担さを確保するためには、
絶縁障壁部２１２を、接続パツド２０６を支持する通路
２０５によつて中断する。

第２エピタキシヤル層のレベルで、入力トランジスタＴ
ｅ３（第２トランジスタ）のベース２９と出力トランジ
スタＴ８３（第１トランジスタ）のエミツタ２８（およ
びその接点３２）との間の絶縁を、前記エミツタ２８お
よびその接点３２を完全に取り囲むリングに類似する出
力トランジスタのベース接点３６により行なう。第１エ
ピタキシヤル層のレベルでは、前記通路２０５は、出力
トランジスタのベース２７と、金属層２５によつて出力
トランジスタのコレクタ２２に接続された入力トランジ
スタのエミツタ領域２６との間に抵抗を形成する接続領
域を含んでいる。

第１エピタキシヤル層は低濃度にドープされているので
、前記抵抗の値は大きく、このため大きな不都合を与え
ない。出力トランジスタのベース−コレクタ接合に並列
に前記抵抗が存在することにより生じる不都合（もしあ
れば）は、第６図および第７図において説明した実施例
におけるように、前記実施例において述べたセグメント
の形の部分に類似の第１トランジスタの部分とは反対の
絶縁障壁部のそばに位置する第１エピタキシヤル層部分
のセグメントの形の細長部分の抵抗を直列に設けること
によつて最小にすることができる。

このセグメントは、障壁部５３のセグメント５３ａに並
列の追加の障壁部５４に類似の前記絶縁障壁部に並列の
追加の絶縁障壁部によつて、第２トランジスタのエミツ
タから分離される。前記セグメントの第１端部は、前記
通過領域によつて第１トランジスタ（出力トランジスタ
）のベースに接続され、第２端部は第２トランジスタ（
この場合入力トランジスタ）のエミツタに接続されてい
る。前記抵抗の値を増大するためには、障壁部の中断部
は、溝の深さを減少させることによつて、不連続部で置
き換えることもできる。これは折衷的な解決法である。
半導体装置の表面は、接点窓が設けられる絶縁層によつ
て覆われる。接点は、コレクタ上の３１に、入力トラン
ジスタ（第２トランジスタ）のベース上の３９に、エミ
ツタ上の３３に、出力トランジスタ（第１トランジスタ
）のベース上の３８に金属堆積によつて形成する。

このようにして、出力トランジスタ（第１トランジスタ
）が、エミツタ接点領域が３２にあるエミツタ２８と、
ベース接点領域が３６にあるベース２７と、コレクタ２
２とを具え、第２トランジスタが、エミツタ導通領域２
１と、エミツタ領域２６と、ベース接点領域が３５にあ
るベース２９と、コレクタ領域３０とを具える混合ダー
リントン配置が得られる。増幅器の出力端子は、領域２
１および２２を短絡する金属層２５によつて形成する。

入力トランジスタ（第２トランジスタ）のコレクタと出
力トランジスタ（第１トランジスタ）との間の接続は、
金属層２０６によつて形成する。このアセンブリでは、
入力トランジスタは第１エピタキシヤル層がＮ形であれ
ばＮＰＮ形に、第１エピタキシヤル層がＰ形であればＰ
ＮＰ形にすることができる。出力トランジスタは相補形
である。いずれにしても、このようにして得られたダー
リントン配置は、同一プレート上に設けられた第１実施
例のアセンブリに対し相補形をなす。

第１０図は、いわゆるプツシユプル増幅器の断面図であ
る。この増幅器は、半導体本体に形成された第２図に基
づく（第１０図に抵抗Ｒ８は示されていない）混合ダー
リントン配置に設けられた２つの相補形アセンブリによ
り構成されている。前記半導体本体は、２種類の導電形
の部分を具えるサブストレート５００に占り構成され、
このサブストレートの上側に第１導電形の第１エピタキ
シヤル層５４０および第１導電形とは反対の第２導電形
の第２エピタキシヤル層５５０が延在している。図を簡
単にするために、すべてのこれらのアセンブリは第１形
状（第３，４，５，６，７図の形状）によつて示す。

第１アセンブリは、入力トランジスタＴＥｌ６第１アセ
ンブリの第１トランジスタ′２と、出力トランジスタＴ
Ｓｌ゛第１アセンブリの第２トランジスタ”とによつて
構成されている。

第１アセンブリは、第１実施例に係るものである。第２
アセンブリは、トランジスタＴＥｌの型とは反対の型の
入力トランジスタＴＦど第２アセンブリの第２トランジ
スタと、出力トランジスタＴＴｌ゛第２アセンブリの第
１トランジスタとによつて構成されている。

この第２アセンブリは、第２実施例に係るものである。
この半導体装置は、相補形トランジスタの第１アセンブ
リによつて形成される第１混合ダーリントン配置を具え
，この第１配置の入力トランジスタＴＥｌは、前記第１
アセンブリの１第１トランジスタ′２であり、サブスト
レートの一部によつて形成されるエミツタ５２１と、第
１エピタキシヤル層の一部によつて形成されリングに類
似の接点領域５６１が第２エピタキシヤル層を横切るベ
ース５４１と、第２エピタキシヤル層の部分５５０ａの
存在部分５５１により形成されるコレクタとを具え、リ
ングｌこ類似のベース接点領域５６１と、コレクタ接点
領域と、金属化ベース接点５８１と、金属化コレクタ接
点５９１とが形成される。

前記第１ダーリントン配置の出力トランジスタＴＳｌは
、前記アセンブリの第２トランジスタであり、サブスト
レートの一部によつて形成されるコレクタ導通領域５２
２と、第１エピタキシヤル層の一部によつて形成される
コレクタ５４２と、ベース５５２と、第２エピタキシヤ
ルの部分５５０ｂの存在部分とを具え、第１導電形のエ
ミツタ領域５７２と、第２導電形のベース接点領域５６
２と、金属化ベース接点５８２と、金属化コレクタ接点
５９２とが設けられている。前記エミツタ領域５７２と
ベース接点領域５６２の両方は、第２エピタキシヤル層
の厚さよりも小さい深さを有している。第１トランジス
タのベースおよびコレクタは、上側表面５１０から２つ
のエピタキシヤル層の厚さを越える深さにまで延在しサ
ブストレートに突入する絶縁障壁部５３５によつて、第
２トランジスタのベースおよびコレクタから分離されて
いる。部分５２１および５２２は、反対形であり、サブ
ストレートの下側面５０４から障壁部５３５にまで延在
する（図では障壁部に直接に接している）接合部の少く
とも一部を形成する接合部５３１によつて分離されてい
る。第１トランジスタのエミツタ５２１と第２トランジ
スタのコレクタ５２２とは、サブストレート５００の下
側面に堆積された導電層５０５によつて短絡される。第
１トランジスタＴＥｌのコレクタ５５１は、第２トラン
ジスタのベース５５２に接続されている。前記半導体装
置は、また、同じ半導体本体内に相補形トランジスタの
第２アセンブリを具えており、この第２アセンブリは、
第２実施例の前記第１アセンブリに対し相補形をなし、
混合ダーリントン配置に構成されている。前記第２混合
ダーリントン配置は、第３トランジスタＴＦｌおよび第
４トランジスタＴＴ，によつて構成される。

これらトランジスタは、バーチカル・バイボーラ・トラ
ンジスタである。この第３トランジスタＴＦ，すなわち
第２アセンブリの第２トランジスタは、接点領域が５６
３にある第２エピタキシヤル層５５０の部分５５０ｃの
存在部分５５３により形成されるベースと、第２エピタ
キシヤル層の前記部分５５０ｃ内に含まれる第１導電形
のオーバドープされた（０ｖｅｒ−ＤＯｐｅｄ）領域に
より形成されるコレクタ５７３と、第１エピタキシヤル
層の部分５４３およびこの部分５４３の下側にあつて導
通領域を形成する第１導電形のサブストレートの部分５
２３によつて形成されるエミツタとを具えている。

前記第４トランジスタすなわち第２アセンブリの第１ト
ランジスタは、リングに類似のオーバドープ領域５６４
が第２エピタキシヤル層を横切る第１エピタキシヤル層
の一部によつて形成されるベース５４４と、第２導電形
のサブストレート部により形成されるコレクタ５２４と
、第２エピタキシヤル層の部分５５０ｄの存在部分によ
り形成されるエミツタ（その接点領域は５７４にある）
とを具えている。

一方ではサブストレートの他方では第１エピタキシヤル
層の、および第３の場所における第２エピタキシヤル層
の種々の部分は、これらの間でおよび第１アセンブリの
第１トランジスタと第２トランジスタに用いられる部分
と共に、それぞれ共通プレーナである。

前記第３および第４トランジスタ（第２アセンブリの第
２および第１トランジスタ）に用いられる反対形の２つ
のサブストレート部分５２３および５２４は隣接し、Ｐ
−Ｎ接合５３２を形成する。

このＰ−Ｎ接合は、サブストレートの下側表面から絶縁
障壁部５３６まで延在する接合の少くとも一部を形成す
る。前記絶縁障壁は、上側表面５１０・から２つのエピ
タキシヤル層の厚さを越える深さにまで延在している。
この絶縁障壁は、前記２つのエピタキシヤル層において
、トランジスタＴＦｌに用いられる部分の少くとも一部
を、第４トランジスタＴＴｌに用いられる部分から完全
に分離する。絶縁障壁部はサブストレートまで延在して
いる。エピタキシヤル層の部分によつて形成される第１
アセンブリの第１トランジスタおよび第２トランジスタ
の領域は、上側表面５１０から前記２つのエピタキシヤ
ル層の厚さを越えてサブストレートに到る深さにまで延
在する絶縁障壁部５３７によつて、第３および第４トラ
ンジスタ（それぞれ第２アセンブリの第２トランジスタ
および第１トランジスタ）の隣接領域から分離される。
第３トランジスタのコレクタ５７３は、図には示されて
いない金属フイルムによつて第４トランジスタのベース
５４４に再結合され、サブストレート内に形成された４
つの領域は、サブストレート５００の下側面５０４上に
形成された導電電極５０５によつて短絡され、第３およ
び第４トランジスタは、第１′Ｔセンブリとは反対形の
第２ダーリントン増幅器配置を形成し、この第２アセン
ブリの入力トランジスタは第３トランジスタＴＦｌであ
り、出力トランジスタは第４トランジスタＴＴｌである
。

第２アセンブリは、第１アセンブリと共にプツシユプル
増幅器を形成する。

この増幅器の入力端子は、第１アセンブリの第１トラン
ジスタおよび第２アセンブリの第２トランジスタ（第３
トランジスタ）のベースであり、出力端子はサブストレ
ートの下側面に形成された導電電極によつて構成される
。プツシユプル増幅器を構成するダーリントン配置の２
つの相補形アセンブリを、２つの異なるトボロギ一で与
えることもできる。

前述の最初のトボロギ一では、サブストレートを交互の
導電形の４つの部分に分割している。

５２２および５２３は第１導電形であり、５２１および
５２４は第２導電形である。

２つの異なるアセンブリに属する隣接サブストレート部
分は、反対導置形であり接合によつて分離されている。

したがつて、サブストレートの下側面から障壁部分まで
延在する接合の少くとも一部を形成する。第１トボロギ
一を示す第１０図においては、隣接するサブストレート
部分は、絶縁障壁部５３７の底部に直接に再結合する接
合によつて分離されている。第２形状におけるように、
前記接合５３３が、サブストレート部分が第１導電形で
ある障壁部５３７の側で終るようにすることもできる。

第１２図に示す第２トボロギ一では、２つの異ノなるア
センブリに属する隣接サブストレート部分は同一導電形
である。

サブストレートの４つの部分５２１，５２２，５２３，
５２４は、第２図における共通出力端子Ａを形成しサブ
ストレートの下側面５０４上に堆積された金属化電極５
０５によつて短絡される。

半導体装置の上側面は、絶縁および不活性層５３８によ
つて覆う。この層内には開口を設け（図示せず）、上述
の金属接点を形成する。前記酸化物層は、また、前述の
溝を覆うことにより絶縁障壁部に寄与する。入力トラン
ジスタＴＥ，のコレクタを、絶縁障壁部５３５が中断さ
れる箇所において、一方のトランジスタから他方のトラ
ンジスタに延在する金属化通路によつて出力トランジス
タＴＳｌのベースに接続する。

同様に、入力トランジスタＴＥｌのコレクタを、絶縁障
壁部５３６が中断される箇所において一方のトランジス
タから他方のトランジスタに延在する金属化通路によつ
て、出力トランジスタＴＳｌのベースに接続する。

増幅器の入力端子を形成する２個の入カトランザスタの
ベースの金属化接点５９１および５９３は、有効に接続
部を有している（図示せず）。

障壁部５３５および５３６内のこれら中断部および２つ
の金属化通路は、第１０図には示されていない。これら
は、第３，４，５，８，９図に示すものに全く類似して
いる。２つのアセンブリの出力抵抗Ｒ８は、第１実施例
について述べたと同じように設けることができる。

出力抵抗は第１０図には示していない。同様に、第６図
および第７図に類似してトポロギ一を適用し、トランジ
スタＴＥｌのエミツターベース接合およびトランジスタ
ＴＦｌのコレクターベース接合に並列の抵抗値を増大さ
せて、抵抗が不所望な役割をはたすのを避けることがで
きる。トランジスタＴＥｌおよびＴＳｌによつて構成さ
れる第１アセンブリのトポロギ一を、トランジスタＴＦ
ｌおよびＴＴ，によつて構成される第２アセンブリのト
ボロギ一と無関係にするためには、絶縁障壁部を中断す
べきでないことに注意すべきである。このようにして、
第２図に基づく対称形プツシユプル増幅器が得られる。
サブストレートの背面の金属電極によつて半導体装置に
実現される点Ａは、低周波出力端子を形成するが高電圧
ではない。前記電極は放熱器に接続されているので安全
が保証され、使用者は高電圧に触れることはない。さら
に、サブストレートがベースにはんだ付けされるという
事実のために、全半導体装置が同一温度にあり、温度安
定を確保するために個別素子に必要とされる追加回路を
省略することができる。本発明トランジスタのアセンブ
リの製造方法は、次の工程を有している。第１導電形の
プレート内に、前の導電形とは反対の導電形を与える不
純物を、２つの導電形の部分を得るために前記プレート
の濃度よりも大きい濃度で、サブストレートの少くとも
一定厚さまで極部的に導入し、次に、２つの導電形の部
分が成長する前記プレートの大きな表面の一方に低濃度
にドープした第、１エピタキシヤル層を形成し、次に、
前記第１エピタキシヤル層とは反対の導電形の低濃度に
ドープした第２エピタキシヤル層を第１エピタキシヤル
層上に形成し、次に、第１エピタキシヤルの少くとも２
つの導電形の局部領域を形成し、この局部領域の一方は
、第２エピタキシヤル層の厚さを越える深さを有し第１
トランジスタのベース接点を形成するために予定され、
他方は第２トランジスタの外部領域を形成するために予
定され第２エピタキシヤル層内に含まれており、次に絶
縁障壁部を形成し、接点および接続部を形成する。

反対導電形のプレート・共通平面（ＣＯｐｌａｎａｒ）
部に形成するように予定される第１導電形の不純物のプ
レート内への局部的導入は、異なる方法によつて行なう
ことができる。

本発明半導体装置の製−造方法の第１実施例によれば、
第１導電形のサブストレート内に反対導電形の部分を、
熱拡散たとえば第１１図に関して後述するようにシリコ
ンのサブストレート内にアルミニウムの熱的移動によつ
て形成することができる。

第１１図の第１１Ａ図〜第１１Ｅ図は、前記プロセスの
種々の段階を示す断面図である。出発材料は、たとえば
、約５Ｘ１０１８個原子／ｄの濃度でアンチモンによつ
てドープしたＮ形ま＋たはＮ形であり、７５１ｎＬの直
径と３５０μｍのオーダの厚さを有し、表面はグライン
ドはされているがポリツシングはされておらず主表面が
（１１１）結晶面であるシリコンプレート５００である
。

このプレートを熱酸化処理し、その表面に２μｍの厚さ
の熱酸化物層５０１を形成する。

感光層（図示せず）によつて、保持すべきサブストレー
トのＮ形の部分に相当する部分を、活性表面として選ば
れたプレートの一方の面５０２において保護する。容易
に緩衝されるフツ化水素酸溶液によつて、保護されてい
ない部分５０３ａ，５０３ｂ等をエツチングする。この
状態のプレートを第１１図に示ず。残された酸化物領域
を５０１ａ，５０１ｂ等で示す。熱的移動の開始時に溶
融アルミニウムが球状に形成されないようにするために
部分５０３を、幅が５０μｍ〜５００μＭ，好適には３
００１ｔｍ〜４００μｍで長さが幅の１０倍である細長
スロツト状とすることが重要であることが経験的にわか
つた。

本発明半導体装置を形成するのに必要な約２ｍ７７！の
長さに対しては３００Ｉｔｍ〜４００１ｔｍの幅が優れ
ている。このようにして、半導体装置の大部分を形成す
るためには不十分の幅で、サブストレート内にＰ形チヤ
ネルが得られる。しかし、本願人は経験により次のこと
がわかつた。

すなわち、１μｍ〜５０ｐ，ｍの間隔たとえば１５μｍ
の間隔だけ離間された複数のほぼ平行なスロツトより始
めて複数のチヤネルを形成する間に広いＰ形領域を得る
ことができる。熱的移動の間は、横方向拡散が極端に弱
いが、多数の連続する熱処理の間は、熱的移動により得
られる２つの隣接チヤネル間の間隔をなくすためには、
前記横方向拡散は十分である。

変化されるべき各部は、少なくとも複数の前記スロツト
によつて覆われる。

これらスロツトは前記部分の全表面上に延在している。
第１１Ａ′図は、２つのグループのスロツトを示す。

それぞれは、本発明半導体装置を製造するために用いる
ことのできるサブストレート部を形成するために設けら
れている。これら２つのグループは、酸化物領域５０１
ｄによつて互いに分離されており、酸化物領域５゛０１
ａおよび５０１ｇによつて他のグループから分離されて
いる。酸化物領域５０１ｂ，５０１ｃによつて分離され
ているスロツト５０３ａ，５０３ｂ，５０３ｃは第１グ
ループを形成し、酸化物層５０１ｅおよび５０１ｆによ
つて分離されているスロツト５０３ｄ，５０３ｅ，５０
３ｆは第２グループを形成する。

次の工程の間に、厚さが６〜１０１ｔｍのアルミニウム
層５０６を、たとえば真空中での蒸着によつて、全プレ
ート上に堆積する。

第１１Ｂ図は、この状態のプレートを示す。感光層によ
つてマスク（図示せず）を形成する。

このマスクの形状は、前のマスクの形状と正確に逆であ
る。化学処理によつて、残りの領域５０１ａ，５０１ｂ
等上に堆積されたアルミニウム領域を酸化物層から除去
し、酸化物領域間のスロツト内でシリコン上に直接に堆
積しているアルミニウム領領５０６ａ，５０６ｂ等を残
す。

次にマスクを除去する。第１１Ｃ図は、この状態のプレ
ートを示す。次に、プレートを５６０℃の窒素雰囲気中
で１５分間加熱する。

熱的移動に必要な温度勾配を得るためには、次にプレー
トを誘導により加熱されたエピタキシ（Ｅｐｉｔａｘｙ
）リアクトル内に置く。

プレートの活性表面５０２が最高温度にあるようにする
。シリコン層により覆われた炭化ケイ素層で被覆された
黒鉛レシーバ（Ｒｅｃｅｉｖｅｒ）上に置く。１０５０
℃〜１２００℃に保たれたレシーバ（プレートの背面の
温度はこのレシーバの温度に等しい）の温度に対して熱
的移動を得ることができる。

レシーバの温度は１１４０℃〜１１６０℃とするのが好
適であり、上述の実施例では１１５０℃であつた。プレ
ートの活性面と背面との間の温度差は、５。Ｃ〜７０℃
とすることができる。上述の実施例では、活性面の温度
は１１００℃のオーダであつた。温度差は、プレートの
活性面を冷却する水素の強力な供給（たとえば１２０ｔ
／分）を有する排気によつて得られる。この動作は１０
分〜２０分続ける。アルミニウムは温度勾配の方向に移
動し、この移動が十分に制御されるならば、この方向は
面５０２に好適に垂直となる。

絶対的に垂直である必要はない。温度勾配の方向は、３
０垂および４５゜までの頂角を有し軸がプレート表面に
垂直な円錐内とすることができる。第８図においては、
プレートの面の平面に対する接合の角度は、故意に直角
とは異ならせて示している。

このようにして、Ｐ形のチヤネル５０７（添字を付して
示す）が形成され、領域５２５，５０９ａ，５０９ｂ，
５２２，５０９ｃ，５０９ｄ，５２３はＮ形のままであ
る。

第１１Ｄ図は、この状態のプレートを示す。熱的移動を
行なう間、温度勾配によつて移動するアルミニウムの横
方向拡散はほぼ零であり、Ｐ形ドープ領域はチヤネルす
なわちスロツト５３の下側区域から横方向に突出しない
。

しかし、半導体装置の製造の間に（１１７０℃でのエピ
タキシヤル処理および１１００℃のオーダの温度での拡
散処理の間）発生する横方向拡散の結果、一方のチヤネ
ル５０７ａ，５０７ｂ，５０７ｃおよび他方のチヤネル
５０７ｄ，５０７ｅ，５０７ｆが一体となつて単一領域
５２１および単一領域５２４（第１１Ｆ図参照）を形成
し、Ｎ形の領域５０９ａ，５０９ｂ，５０９ｃ，５０９
ｄを消滅させる。これらの単一領域５２１および５２４
は、５×１９１９個原子／Ｃ［１ｆのアルミニウムの量
を示している。Ｎ形の薄い中間領域がＰ形領域の内部に
偶然に残ることがある。このＮ形領域の存在は、サブス
トレートの種々の部分が背面で短絡されているために、
重大なことではない。さらに必要ならば、エピタキシヤ
ル処理の前にＰ形領域上にホウ素の軽い拡散工程を行な
つて、入力トランジスタの工ミツタ上に分離領域が生じ
ないようにすることができる。図には示していないこの
工程は、サブストレートのＮ形部分の表面とＰ形部分の
表面との間に、わずかな粗さを与えるという追加の利点
を有している。

前記粗さは、エピタキシヤル層の表面に影響し、活性面
から形成される素子の位置、特に２つの隣接するサブス
トレート部分間の対応する接合に対する絶縁障壁の位置
を正確に定めることができるようにする。注入不純物の
深さは、注人面とは反対側の面の側に、最初の導電形の
層を残すことによつて、プレートの厚さよりも小さい値
に制限することができる。

前記残された層は、たとえばサブストレートの背面に金
属電極を堆積してこの表面を容器に溶融する直前に前記
背面から除去される。このようにして製造工程の間に、
厚くしたがつて機械的に堅固なプレートが得られる。次
に、プレートの上側面５０８を、エピタキシヤル成長の
ために準備する。

Ｐ形領域の表面領域は極端に乱れ、酸化物層５０１の残
りの領域を除去した後の一方および他方の面の付近にお
ける濃度とは全く異なる不純物濃度を与えることができ
るので、たとえば化学的エツチングによつて一方の面お
よび他方の面から３０μｍ厚さのシリコンが除去される
。

第１１Ｅ図は、この段階のプレートを示す。次に、この
活性表面を研摩によつてみがき、１０１５個原子／ｄの
濃度にヒ素によつてドープされたＮ形シリコンの第１エ
ピタキシヤル層５４０の堆積を公知の方法で行なう。

このエピタキシヤル層は、３Ω一砺の抵抗率を与え、そ
の深さは１０μｍである。次に３×１５１５個原子／ｄ
の濃度で７μｍの厚さにホウ素でドープされたＰ形シリ
コンの第２エピタキシヤル層５５０を形成する。この段
階では、プレートは拡散工程の準備が整つている。第１
１Ｆ図には、Ｐ形領域５２１および５２４が形成された
状態を示す。最初の燐拡散を、２個のＰＮＰトランジス
タＴＥｌおよびＴＴ２のベース接点領域に相当する領域
において行ない、第１エピタキシヤル層に達する＋Ｎ形
の領域５６１および５６４を得る。

次に、トランジスタＴＥｌのコレクターベース接点領域
に、トランジスタＴＴｌのエミツタ、トランジスタＴＦ
ｌおよびＴＳｌのベースに対応する領域上においてホウ
素拡散を行なつて、高濃度にドープされたＰ形領域５７
１，５７４，５６２，５６３を得る。

これら領域の深さは、第２エピタキシヤル層の厚さより
も小さい。第１１Ｇ図は、この段階でのプレートを示す
。

次に、トランジスタＴＳｌのエミツタおよびトランジス
タＴＦｌのコレクタに対応する領域に従つて燐拡散を行
なつて深さが第２エピタキシヤル層の十厚さよりも小さ
い高濃度ドープＮ形領域５７２および５７３を得る。

サブストレートに達するに十分な深さを有する最小幅の
溝５２５，５２６，５２７を、エツチング処理によつて
形成する。

このエツチング処理は、前記溝を中断する接続用の狭い
通路の支持体（図示せず）を残したレイアウトに従つて
種々のトランジスタを互いに分離するのに適している。
前記溝５２５，５２６，５２７と同時に、たとえば数個
の同じ半導体装置が同時に形成されるプレートの縁部に
おいて、半導体装置の境界を決定する溝５２８を形成し
、メサ形の半導体装置を与える。第１１Ｈ図は、この状
態のプレートを示す。半導体装置の表面を、不活性絶縁
酸化シリコン層５３８で被覆する。この酸化シリコン層
は、溝５２５，５２６，５２７を被覆して絶縁障壁５３
５，５３６，５３７を形成する。酸化シリコン層内に接
点窓５３４を設ける。

第１１図はこの状態のプレートを示す。アルミニウムを
堆積し、適切なエツチング処理によつて種々の接点およ
び接続部を得る（第１０図参照）。

すなわちトランジスタＴＥｌのベース接点５８１、トラ
ンジスタＴＥｌのコレクタ接点５９１、トランジスタＴ
Ｓｌのエミツタ接点５９２、トランジスタＴＳｌのベー
ス接点５８２、トランジスタＴＳｌのベース接点５８３
、トランジスタＴＦｌのコレクタ接点５９３、トランジ
スタＴＴｌのベース接点５８４である。トランジスタＴ
Ｅｌのコレクタ接点とトランジスタＴＳｌのベース接点
との間、トランジスタＴＦ，のコレクタ接点５９３とト
ランジスタＴＴｌのベース接点との間の接続は前記接点
と同時に形成されるが、図には示していない。

トランジスタＴＥｌとＴＦｌのエミツタ接点、およびト
ランジスタＴＳｌとＴＴｌのコレクタ接点は、プレート
の背面にアルミニウムを堆積することによつて得られる
。

このようにして得られた装置は第１０図に示す装置であ
り、その構造は前述した通りである。本発明半導体装置
の製造方法は、非常に簡単であり，信頼性が良い。

特に、本発明半導体装置は、いかなる埋込層も具えてい
ない。接続部は特に簡単に作られる。使用者に対する安
全性も優れている。熱的安定性は保証されている。最初
の導電形とは反対の導電形のサブストレートの部分の実
現は迅速であり、わずかの工程を必要とするだけであり
、したがつて経済的である。第１２Ａ図〜１２Ｈ図は、
本発明半導体装置の製造方法の第２形態に基づいて製造
された本発明に基づくいわゆるプツシユプル増幅器の製
造の種種の段階を示す。

この第２形態によれば、第１導電形のサブストレート内
の反対導電形の部分は拡散によつて得られる。サブスト
レートは、処理に対して必要とされる機械的堅固性をそ
れ自体に具えなければならないので、その厚さは、その
厚さにわたる拡散作用の期間を抑制することができる。

この場合、拡散の前にプレート内に凹部を作り、厚さを
所望の値に局部的に減少させることができる。プレート
の第１面より始めて、少くとも１グループの凹部を次・
に形成する。

各グループは、プレートの厚さの０．２５〜０．４０倍
の深さを有する少くとも１個の凹部を具え、各凹部の長
さおよび幅は１ｍｍよりも小さく、同一グループ内の２
個の凹部間の距離は所望の拡散深さの１倍から１．５倍
である。前記凹部の底部より始めて、導入すべき不純物
によつて、プレートの厚さの０．２５〜０．４０倍の深
さに少くとも１つの拡散区域を形成する。前記第１面と
は反対の第２面から始めて、反対導電形の前記拡散区域
が、前記第２面上の前記プレートの新しい表面を有する
レベルになるまで、プレートを薄くする。前記新しい表
面上に、第１工ピタキシヤル層を、次に第２エピタキシ
ヤル層を連続的に堆積する。前記第２面より始めて、絶
縁障壁によつて分離された少くとも１個の前記゛第１゛
トランジスタおよび少くとも１個の前記０第２″トラン
ジスタの領域を、エピタキシヤル層内に特に拡散によつ
て形成する。一方ではサブストレート内に、他方では第
１導電形のサブストレートの少くとも一部内に局部的に
拡散された区域は、前記トランジスタのうちの一方のト
ランジスタのコレクタ領域の少くとも一部、および他方
のトランジスタのエミツタ領域の少くとも一部を形成す
る。

プレートの前記第２面上に金属化接点および接続部を形
成し、プレートの前記第１面から始めて、および好適に
は半導体装置を前記第１面によつて容器にはんだ付けす
る直前に、凹部の深さに少くとも等しい厚さを除去し、
前記新しい第１面に、サブストレート内に作られる領域
の金属化接点を形成する。

たとえば約５Ｘ１０１８個原子／ｄの濃度にアン十チモ
ンによつてドープされたＮ形またはＮ形のプレート８６
０を、３００ｔｔｍ〜６００Ｉｔｍにある十分な厚さに
選ぶ（実施例では４５０μｍ）。

これは、堅固性によつて取り扱いに耐えうるようにする
ためである。第１１Ａ図は、第１面より出発して、一方
の２個の凹部８６３ａと８６３ｂ、および他方の２個の
凹部８６４ａと８６４ｂの２つのグループを設ける。

これら凹部は、１５０μｍの深さ（プレートの厚さの０
．２５〜０．４０倍）であり、一辺が１ｎより小さいの
が好適な（本実施例では７００μｍ）長方形状断面を有
している。１つのグループの２個の凹部は、２００μｍ
の距離だけ（所望の拡散深さの１〜１．５倍）離間され
ている。

凹部の２つのグループは、少くとも１ｍ７！Ｌの距離だ
け離間されている。拡散は、プレートの２つの面から行
う。

一方の面はエピタキシヤル層を支持するために予定され
る面、すなわち活性面または上側面である。他方の面は
、反対側の面であつて前記凹部が形成される下側面であ
る。酸化物は深い拡散に対しては不十分なマスクである
ため、１μｍの厚さを有するホウ素のドープされた層８
６５ａおよび８６５ｂを、プレートの２つの露出面８６
１および８６２のそれぞれに直接に形成する。

ホウ素の堆積は、１１００れＣで１時間の間行う。次に
、拡散加熱を１２８０℃の空気中で約１２０時間行う。

ホウ素はプレート内に拡散し、プレートの各表面に薄い
酸化物層８６６および８６７が形成される。第１２Ｂ図
は、拡散の間のプレートを示す。

第１Ｐ形区域８６８を面８６２の方から形成し、同一深
さの第２Ｐ形区域９９を面８６１の方から形成する。こ
のＰ形区域９９内において、凹部の縁部で添字ａの付さ
れている部分は、横方向拡散によるものである。

第１２Ｃ図は、拡散工程の終りにおけるプレートを示す
。

一方の凹部８６３ａと８６３ｂとの間の距離、および他
方の凹部８６４ａと８６４ｂとの間の距離は拡散深さの
１〜１．５倍であり、層９９の一方の部分９９ａ２と９
９ａ３、および他方の部部９９ａ６と９９ａ７は結合す
る。凹部の底部と表面８６２との間の厚さ（本実施例で
は３００μｍよりも小さい）は、拡散深さ（１５０μｍ
）の２倍よりも小さい。層９９の部分９９。，，９９。
２，９９０３，９９。

４は層８６８と一緒になる。

このようにして、１３０〜１４０μｍ付近の厚さにある
Ｎ形の残存区域７５の両側に位置するＰ形の２つの大き
な区域７３および７４が形成され、表面プレートの酸化
はプレートの両側にシリコンの２〜３μｍの厚さで行な
われる。

次の工程は、プレートを機械的およびまたは化学的に表
面８６２の方から薄くし、この表面から拡散されたＰ形
の層８６８に相当する厚さにわたる部分を除去すること
である。

領域７５は、面８６１とは反対のプレートの新しい面と
同じレベルになる。

領域７５は、２つの部分７３と７４とを分離する。第１
２Ｄ図は、この状態のプレートを示す。このプレートを
ポリツシユすると、エピタキシが行なわわるサブストレ
ートが得られる。同じようにして、拡散によりＰ形プレ
ートから始まるＰ形部分およびＮ形部分を具えるサブス
トレートを得ることができる。

次の工程の間に、１０μｍの厚さに１０１５個原子／ｄ
の濃度でヒ素によりドープしたＮ形シリコンの第１エピ
タキシヤル層７７の堆積を行なう。

次に、７μｍの厚さに３×１０１５個原子／ｄの濃度で
ホウ素によりドープされたＰ形シリコンの第２エピタキ
シヤル層７８を堆積する。第１２Ｅ図は、この状態のプ
レートを示す。トランジスタＴＥ２およびＴＴ２のベー
ス接点区域を対応する領域に従つて、最初の燐拡散を行
なつ十て、第１エピタキシヤル層に達するＮ形の区域７
９および８０を得る。

トランジスタＴＥ２のコレクタ接点区域、トランジスタ
ＴＴ２のエミツタ、トランジスタＴＳ２およびＴＦ２の
ベースに対応する領域に従つて、ホウ素拡散を行ない、
第２エピタキシヤル層の厚さよりも小さい深さを有する
高濃度＋にドープされたＰ形区域８１，８３，８２を得
る。

トランジスタＴＳ２のエミツタおよびトランジスタＴＦ
２のコレクタに対する領域に従つて、燐拡散を行い、第
２エピタキシヤル層の厚さよりも小十さい深さを有する
高濃度にドープされたＮ形区域８４および８５を得る。

第１２Ｆ図は、この状態のプレートを示す。サブストレ
ートに達するに十分な深さと最小の幅を有する溝８６、
たとえばプラズマエツチングによつて切り、抵抗の役割
をはたす通路（図示せず）を残しトレーミングに従つて
多数のトランジスタを互いに分離する。

２つの溝８６ａおよび８６ｂは、サブストレート部分７
３と７５との間の接合８７１において、およびサブスト
レート部分７４と７５との間の接合８７２において終つ
ている。

溝８６ｃは、トランジスタＴＳ２のベース８２ａを、ト
ランジスタＴＦ２のベース８２ｂから分離する。

これら２個のトランジスタは同じ種類である。溝８６と
同時に、半導体装置の境界を決定する溝（図示せず）を
切つて、半導体装置をメサ形状とする。溝８６を含む半
導体装置の表面を、絶縁不活性酸化シリコン層８８で覆
い、この酸化シリコン層内に接点窓を設ける。

アルミニウムを堆積し、適切なエツチング処理によつて
多数の接点および接続部を得る。すなわち、トランジス
タＴＥ２のベース接点９１、トランジスタＴＥ２のコレ
クタ接点、トランジスタＴＳ２のエミツタ接点９３、ト
ランジスタＴＳ２のベース接点９４、トランジスタＴＦ
２のベース接点９５、トランジスタＴＦ２のコレクタ接
点９６、トランジスタＴＴ２のエミツタ接点９７、トラ
ンジスタＴＴ２のベース接点９８である。第１２Ｇ図は
この状態のプレートを示す。その厚さは、製造過程での
悪化を避けるに十分である。ハンダ付けの前に、層９９
ｄおよび凹部８６３，８６４の深さを同時に越える厚さ
に、サブストレートの層を面８６１から除去する。した
がつて、区域７５は新しい面８６９と同じレベルになつ
て、トランジスタＴＳ２のコレクタおよびトランジスタ
ＴＳ２のコレクタおよびトランジスタＴＦ２のエミツタ
への接触を可能にする。他方、凹部が除去され、容器へ
の熱伝達に優れている。領域７３と７５との間の接合８
７１および領域７４と７５との間の接合は、表面８６９
から障壁８６ａおよび８６ｂまで延在している。この場
合のプレートは、１５０μｍのオーダの厚さを有してい
る。トランジスタＴＥ２とＴＦ２のエミツタ接点、トラ
ンジスタＴＳ２とＴＴ２のコレクタ接点、および前記領
域間の接続部は、プレートの背面上へのアルミニウム堆
積によつて得られる。

次にこのプレートを容器にハンダ付けする。第１２Ｈ図
は、ハンダ付け前のプレートを示す。

第１２図に相当する対称形プツシユプル配置を構成する
反対形の２つのダーリントン・アセンブリを具えている
。この後者のトボロギ一においては、サブストレートは
３つの部分に７３，７５，７４に分けられ、部分７５は
同一形の２個の異なるトランジスタの外部部分を形成す
る。

本発明半導体装置の製造方法のこの実施例は、周知であ
つて使用に適する金属のみを用いるという利点を与える
。

ダーリントン増幅器に関して説明したすべての実施例は
、２個のコンプリメンタリ・トランジスタを具える他の
配置にも用いることができる。

【図面の簡単な説明】

第１図は２個のコンプリメンタリ・トランジスタを有す
る混合ダーリントン配置を示す図、第２図は２個のコン
プリメンタリ・トランジスタの２つのコンプリメンタリ
・アセンブリを有するいわゆるプツシユプル増幅器を示
す図、第３図は第１実施例および第１形状の２個のコン
プリメンタリ・トランジスタのアセンブリを示す第４図
のＩ−線における線図的断面図、第４図は第３図に示す
半導体装置の平面図、第５図は第４図に示す半導体装置
の−線における線図的断面図であつて特に絶縁障壁内の
中断部を示す図、第６図は第１実施例および第１形状の
２個のコンプリメンタリ・トランジスタのアセンブリの
第２トボロギ一の平面図、第７図は第６図に示す半導体
装置の−線における線図的断面図、第８図は第２実施例
および第２形状の２個のコンプリメンタリ・トランジス
タのアセンブリの第９図の−線における線図的断面図、
第９図は第８図に示す半導体装置の平面図、第１０図は
２個のコンプリメンタリ・トランジスタを有する２つの
コンプリメンタリ・アセンブリを具えるいわゆるプツシ
ユプル増幅器の線図的断面図、第１１Ａ図〜第１１１図
は本発明製造方法の第１実施例に基づいて第１０図に示
す半導体装置の製造段階を示す線図的断面図、第１２Ａ
図〜第１２Ｈ図はわずかに異なるトポロギ一のいわゆる
対称形プツシユプル増幅器の本発明製造方法の第２実施
例に基づく製造段階を示す線図的断面図である。 １００，２００，５００・・・・・・サブストレート、
１０１，２０１，４０１・・・・・・第１エピタキシヤ
ル層、１０２，２０２，５５０・・・・・・第２エピタ
キシャル層、４・・・・・・ベース領域、５，４６・・
・・・・コレクタ、３，１０９・・・・・・接合、５４
，１７０，４１１・・・・・・絶縁障壁、９，４１，５
５・・・・・・エミツタ、１１，３５，５６１・・・・
・・ベース接点、１７，４１０，５２５・・・・・・絶
縁溝、１０５・・・・・・中断部、＋１１，５６１，５
６４・・・・・・Ｎ形領域、１２・・・・・・絶縁酸化
物層、１３，２５・・・・・・金属堆積部、５１・・・
・・・コレクタ接点、３３・・・・・・エミツタ接点、
２１３・・・・・・抵抗、２９・・・・・・ベース、５
０５・・・・・・導電層、５０６・・・・・・アルミニ
ウム層、５０７・・・・・・チャネル、５０９・・・・
・・Ｎ形領域、５７１，５７４・・・・・・Ｐ＋形領域
、５３４・・・・・・接点窓、８６３，８６４・・・・
・・凹部。

Claims (1)

1. 【特許請求の範囲】 １ 少くとも第１および第２のバイポーラ且つ相補形で
   あるバーチカルトランジスタを有する半導体本体を具え
   、前記各トランジスタは、エミッタ領域およびコレクタ
   領域として機能する２つの外部領域間にベース領域を具
   え、前記半導体本体を、第１導電形の第１エピタキシャ
   ル層と、この層上に延在し第１エピタキシャル層とは反
   対の第２導電形の第２エピタキシャル層とによつて覆わ
   れたサブストレートにより形成し、前記第１トランジス
   タのベース領域と前記第２トランジスタの１つの外部領
   域の少くとも一部とを、前記第１エピタキシャル層の共
   通平面部により形成し、前記第２トランジスタのベース
   領域を前記第２エピキシヤル層の第１部分により形成し
   、前記サブストレートの第１部分が前記第１および第２
   トランジスタのうちの一方のトランジスタのコレクタ領
   域の少くとも一部を形成し、絶縁障壁が前記半導体本体
   の上側表面から少くともサブストレートまで延在してお
   り、前記サブストレートの下側表面には電極が接触して
   いる半導体装置において、前記第１トランジスタの１つ
   の外部領域の少くとも一部分を、前記第２エピタキシャ
   ル層の前記第１部分と共通平面であるこの第２エピタキ
   シャル層の第２部分を以つて構成し、一方のトランジス
   タのエミッタ領域の少くとも一部分を、サブストレート
   の前記第１部分に隣接しこの第１部分と共通平面にあり
   この第１部分の導電形とは反対の導電形であるサブスト
   レートの第２部分を以つて構成し、サブストレートの前
   記第１および第２部分である２つの部分によりｐ−ｎ接
   合を形成し、このｐ−ｎ接合によりサブストレートの前
   記下側表面から前記の絶縁障壁まで延在するｐ−ｎ接合
   の少くとも一部分を構成し、サブストレートの前記第１
   および第２部分には前記サブストレートの下側表面上の
   前記の電極を接触させたことを特徴とする半導体装置。 ２ 第１導電形のウエフア内に前記第１導電形とは反対
   の第２導電形を与える不純物を、熱移動により、前記ウ
   エフアの不純物濃度を越える不純物濃度でこのウエフア
   の少くとも或る厚さに局部的に導入してこのウエフア内
   に第２導電形の部分を形成し、次に、低濃度にドープさ
   れた第１エピタキシャル層を、２種類の導電形の部分が
   終端している前記ウエフアの主表面上に堆積し、次に、
   前記第１エピタキシャル層とは反対の導電形の低濃度に
   ドープされた第２エピタキシャル層を第１エピタキシャ
   ル層上に堆積し、次に、複数個の局部領域を形成し、こ
   れら局部領域のうち少くとも２つを第１エピタキシャル
   層の導電形とし、一方の局部領域は前記第２エピタキシ
   ャル層の厚さを越える深さとすることにより第１トラン
   ジスタのベース接点を構成し、他方の局部領域は前記第
   １トランジスタに対し相補形である第２トランジスタの
   外部領域を構成するように前記第２エピタキシャル層内
   に設けることを特徴とする半導体装置の製造方法。