JPS5935181B2 - 混成集積回路装置 - Google Patents
混成集積回路装置Info
- Publication number
- JPS5935181B2 JPS5935181B2 JP52014375A JP1437577A JPS5935181B2 JP S5935181 B2 JPS5935181 B2 JP S5935181B2 JP 52014375 A JP52014375 A JP 52014375A JP 1437577 A JP1437577 A JP 1437577A JP S5935181 B2 JPS5935181 B2 JP S5935181B2
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- JP
- Japan
- Prior art keywords
- integrated circuit
- terminal
- hybrid integrated
- circuit device
- terminals
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は混成集積回路装置に関し特にビームリード又は
バンプ構造の半導体集積回路を基板実装してなる混成集
積回路装置に関するものである。
バンプ構造の半導体集積回路を基板実装してなる混成集
積回路装置に関するものである。
従来、混成集積回路装置における所要の回路の集積化は
以下の手順でおこなわれる。まず当該回路に使用する半
導体部品、コンデンサおよび抵抗等の回路接続を確認し
、この段階で前記当該回路の平面配置をおこなう。この
平面配置において重畳配線として利用できるのは搭載部
品の下部に限定される。このため、従来当該回路の混成
集積回路装置を構成するには以下の３通りの構成法が考
えられた。１ 重畳配線が必要な個所を切断し、両切断
個所を外部端子として出し外部にて接続する。
以下の手順でおこなわれる。まず当該回路に使用する半
導体部品、コンデンサおよび抵抗等の回路接続を確認し
、この段階で前記当該回路の平面配置をおこなう。この
平面配置において重畳配線として利用できるのは搭載部
品の下部に限定される。このため、従来当該回路の混成
集積回路装置を構成するには以下の３通りの構成法が考
えられた。１ 重畳配線が必要な個所を切断し、両切断
個所を外部端子として出し外部にて接続する。
２ 重畳配線が必要な個所を切断し、両切断個所に内部
端子用電極を形成し、ジャンパー線等を用いて前記内部
端子用電極間の相互接続をおこなう。
端子用電極を形成し、ジャンパー線等を用いて前記内部
端子用電極間の相互接続をおこなう。
３ 混成集積回路に用いる薄膜あるいは厚膜導体を有す
る膜基板の導体構成を２層またはそれ以上とし、各導体
膜間に一部穴の開いた絶縁層をもうけ、この一部穴の開
いた部分により各導体層層間の接続をおこない重畳配線
をおこなう。
る膜基板の導体構成を２層またはそれ以上とし、各導体
膜間に一部穴の開いた絶縁層をもうけ、この一部穴の開
いた部分により各導体層層間の接続をおこない重畳配線
をおこなう。
前記第１の構成法は、混成集積回路の外部端子数を増加
させる。このため当該回路を構成する混成集積回路装置
の外形寸法が増加し、実装上の問題が生じ、かつ価格の
上昇が伴う等の欠点がある。前記第２の構成法は当該回
路を構成する混成集積回路装置の外部端子数は回路構成
上必要な数で十分である。しかしながら前記第２の構成
法では数ケ所以上の相互接続に必要なジャンパー線が挿
入されるため、混成集積回路装置の組立が複雑となる欠
点がある。前記第３の構成法では当該回路の混成集積回
路用膜基板に、幾層もの導体層および絶縁層が必要とな
るため、膜基板の製造が複雑となる欠点がある。
させる。このため当該回路を構成する混成集積回路装置
の外形寸法が増加し、実装上の問題が生じ、かつ価格の
上昇が伴う等の欠点がある。前記第２の構成法は当該回
路を構成する混成集積回路装置の外部端子数は回路構成
上必要な数で十分である。しかしながら前記第２の構成
法では数ケ所以上の相互接続に必要なジャンパー線が挿
入されるため、混成集積回路装置の組立が複雑となる欠
点がある。前記第３の構成法では当該回路の混成集積回
路用膜基板に、幾層もの導体層および絶縁層が必要とな
るため、膜基板の製造が複雑となる欠点がある。
従来の混成集積回路装置の構成法には前記の如き欠点を
有していよため、当該回路の実装状態および集積度等を
考慮して、前記第１、第２および第３の構成法によりい
ずれかの構成法を用いてきた。
有していよため、当該回路の実装状態および集積度等を
考慮して、前記第１、第２および第３の構成法によりい
ずれかの構成法を用いてきた。
本発明の目的は上述した従来の混成集積回路装置の欠点
を改善し、当該集積回路用膜基板寸法を減小し、組立が
容易である混成集積回路装置を提供するものである。
を改善し、当該集積回路用膜基板寸法を減小し、組立が
容易である混成集積回路装置を提供するものである。
本発明による混成集積回路装置は、少なくとも１つの電
気的に素子において無関係な空端子を含む端子がほぼ同
−平面上に形成された半導体素子が基板上に実装されて
なる混成集積回路装置において、前記空端子の少なくと
も１つが基板上に設けられ、かつ半導体素子の下部を走
る配線導体に接続されていることを特徴とするものであ
る。
気的に素子において無関係な空端子を含む端子がほぼ同
−平面上に形成された半導体素子が基板上に実装されて
なる混成集積回路装置において、前記空端子の少なくと
も１つが基板上に設けられ、かつ半導体素子の下部を走
る配線導体に接続されていることを特徴とするものであ
る。
あるいは本発明による混成集積回路装置は少なくとも１
本以−Ｌの空端子を有するビームリード又はバンプ構造
の半導体集積回路素子を、前記空端子のうち少なくとも
１本以上が混成集積回路を構成する膜基板における相互
配線導体に接続され、前記空端子の下部を通り６前記半
導体集積回路の下部を配線領域として使用することを特
徴とするものである。本発明によれば６半導体素子にお
ける空端子を用いることにより，何らの端子の配置の変
更を要せずに，すなわち標準化された端子配置形状のま
までこの素子の下面にかかる空端子と接続させた相互配
線のための配線導体を設けることができるため混成集積
回路の小型化が可能であると共に６該空端子の存在のた
めに半導体素子の実装強度の向上６半導体素子の放熱性
も向上せしめることができるものである。
本以−Ｌの空端子を有するビームリード又はバンプ構造
の半導体集積回路素子を、前記空端子のうち少なくとも
１本以上が混成集積回路を構成する膜基板における相互
配線導体に接続され、前記空端子の下部を通り６前記半
導体集積回路の下部を配線領域として使用することを特
徴とするものである。本発明によれば６半導体素子にお
ける空端子を用いることにより，何らの端子の配置の変
更を要せずに，すなわち標準化された端子配置形状のま
までこの素子の下面にかかる空端子と接続させた相互配
線のための配線導体を設けることができるため混成集積
回路の小型化が可能であると共に６該空端子の存在のた
めに半導体素子の実装強度の向上６半導体素子の放熱性
も向上せしめることができるものである。
以下図面を用いて本発明の詳細を説明する。
第１図は一般的な入出力平衡型増幅回路例を示す。増幅
回路１は理想入出力平衡増幅回路であり帰還路２により
帰還増幅回路構成となつている。端子１１および端子１
２はそれぞれ第１および第２の入力端子を表わし６端子
１３および端子１４はそれぞれ第１および第２の出力端
子を表わしている。端子１５および端子１６はそれぞれ
電源電圧印加端子を表わしている。電源電圧が１種類の
ときは端子１５を正電源に接続し、端子１６を接地する
か、端子１５を接地し．端子１６を負電源に接続する。
電源電圧が２種類のときは端子１５を第１の電源に接続
し端子１６を第２の電源に接続する。この入出力平衡型
増幅回路例の外部利得はＲＳ／Ｂｓである。このように
、外部利得が帰還路２の抵抗ＲＳと抵抗ＲＦの比により
決まるため集積化する際に混成集積回路構成とするのが
好ましい。もし半導体集積回路装置内に帰還路の抵抗Ｒ
Ｓと抵抗ＲＦを収めると、外部利得は一義的に決まり，
汎用性に欠けることになり，また抵抗ＲＳおよび抵抗Ｒ
Ｆに拡散抵抗を使用した場合は外部利得の精度も問題と
なる。このような入出力平衡増幅回路を従来の混成集積
回路装置として構成するには増幅回路１をビームリード
構造半導体集積回路とし６帰還路２を膜集積回路とし．
組立てて当該混成集積回路装置とするもので、ここでビ
ームリード構造半導体集積回路の端子配置としては第２
図の如き例が一般的である。端子２１および端子２２は
理想入出力平衡増幅回路のそれぞれ第１および第２の入
力端子を表わし，端子２３および端子２４はそれぞれ第
１および第２の出力端子を表わしている。端子２５およ
び端子２６は第１および第２の電源電圧端子である。第
２図のビームリード構造半導体集積回路と帰還路２を組
合せた混成集積回路装置の構成を第３図に示す。
回路１は理想入出力平衡増幅回路であり帰還路２により
帰還増幅回路構成となつている。端子１１および端子１
２はそれぞれ第１および第２の入力端子を表わし６端子
１３および端子１４はそれぞれ第１および第２の出力端
子を表わしている。端子１５および端子１６はそれぞれ
電源電圧印加端子を表わしている。電源電圧が１種類の
ときは端子１５を正電源に接続し、端子１６を接地する
か、端子１５を接地し．端子１６を負電源に接続する。
電源電圧が２種類のときは端子１５を第１の電源に接続
し端子１６を第２の電源に接続する。この入出力平衡型
増幅回路例の外部利得はＲＳ／Ｂｓである。このように
、外部利得が帰還路２の抵抗ＲＳと抵抗ＲＦの比により
決まるため集積化する際に混成集積回路構成とするのが
好ましい。もし半導体集積回路装置内に帰還路の抵抗Ｒ
Ｓと抵抗ＲＦを収めると、外部利得は一義的に決まり，
汎用性に欠けることになり，また抵抗ＲＳおよび抵抗Ｒ
Ｆに拡散抵抗を使用した場合は外部利得の精度も問題と
なる。このような入出力平衡増幅回路を従来の混成集積
回路装置として構成するには増幅回路１をビームリード
構造半導体集積回路とし６帰還路２を膜集積回路とし．
組立てて当該混成集積回路装置とするもので、ここでビ
ームリード構造半導体集積回路の端子配置としては第２
図の如き例が一般的である。端子２１および端子２２は
理想入出力平衡増幅回路のそれぞれ第１および第２の入
力端子を表わし，端子２３および端子２４はそれぞれ第
１および第２の出力端子を表わしている。端子２５およ
び端子２６は第１および第２の電源電圧端子である。第
２図のビームリード構造半導体集積回路と帰還路２を組
合せた混成集積回路装置の構成を第３図に示す。
第３図の端子番号はそれぞれ第１図および第２図の端子
番号に対応している。第３図には重畳配線を２ケ所含ん
でいることは明らかである。かかる重畳配線を避けるた
め６こは６第２図におけるビームリード構造半導体集積
回路の端子２３と端子２５を置換し，端子２４と端子２
６を置換すればよい。しかしなから，かかる端子配置は
入力端子２１と出力端子２３が相互に接近し，他の入力
端子２２と他の出力端子２４も相互に接近しているため
電気的および熱的に好ましくない。次に本発明による重
歇配線を避け、かつ電気的および熱的に好ましい混成集
積回路装置の一例を第４図に示す。第４図は第２図のビ
ームリード構造半導体集積回路を本発明に従い変更を加
え、空端子４１と空端子４２を追加し，さらに重畳配線
を避けるため膜導体１４と１３をビームリード構造半導
体集積回路１′の下面になるように形成したものである
。第４図において，斜線部分は膜基板に構成された膜導
体を表わし６破線による斜線部分はビームリード構造半
導体集積回路Ｖの下部に形成された相互配線のための膜
導体を表わす。第４図の端子番号は第３図にそれぞれ対
応している。第５図は第４図のＹ−Ｙ′平面の断面図で
ありビームリード構造半導体集積回路１′と膜基板上の
膜導体が絶縁されていることを表わしている。このよう
に第１図の入出力平衡増幅回路例を混成集積回路装置と
するに際し６本発明による空端子を利用した実装構成に
よれば重量配線を除去でき，その効果は顕著である。第
２の実施例を第６図ａおよびｂに示す。
番号に対応している。第３図には重畳配線を２ケ所含ん
でいることは明らかである。かかる重畳配線を避けるた
め６こは６第２図におけるビームリード構造半導体集積
回路の端子２３と端子２５を置換し，端子２４と端子２
６を置換すればよい。しかしなから，かかる端子配置は
入力端子２１と出力端子２３が相互に接近し，他の入力
端子２２と他の出力端子２４も相互に接近しているため
電気的および熱的に好ましくない。次に本発明による重
歇配線を避け、かつ電気的および熱的に好ましい混成集
積回路装置の一例を第４図に示す。第４図は第２図のビ
ームリード構造半導体集積回路を本発明に従い変更を加
え、空端子４１と空端子４２を追加し，さらに重畳配線
を避けるため膜導体１４と１３をビームリード構造半導
体集積回路１′の下面になるように形成したものである
。第４図において，斜線部分は膜基板に構成された膜導
体を表わし６破線による斜線部分はビームリード構造半
導体集積回路Ｖの下部に形成された相互配線のための膜
導体を表わす。第４図の端子番号は第３図にそれぞれ対
応している。第５図は第４図のＹ−Ｙ′平面の断面図で
ありビームリード構造半導体集積回路１′と膜基板上の
膜導体が絶縁されていることを表わしている。このよう
に第１図の入出力平衡増幅回路例を混成集積回路装置と
するに際し６本発明による空端子を利用した実装構成に
よれば重量配線を除去でき，その効果は顕著である。第
２の実施例を第６図ａおよびｂに示す。
第６図ａはビームリード構造半導体集積回路であり６第
６図ｂはその等価回路である。
６図ｂはその等価回路である。
端子６４および端子６８は空端子を表わし．端子６７は
この集積回路のサブストレート端子を表わしている。第
７図に第６図ａの集積回路と膜基板により構成された混
成集積回路装置の構成例を示す。第７図において端子６
１から端子６８および端子６Ｖから端子６８′はそれぞ
れ第６図ａの複合回路に対応している。端子７１および
端子７２はそれぞれ第１および第２の入力端子であり端
子７３および端子７４はそれぞれ第１および第２の出力
端子である。端子７５および端子７６は電源電圧端子で
ある。７７は定電流源である。
この集積回路のサブストレート端子を表わしている。第
７図に第６図ａの集積回路と膜基板により構成された混
成集積回路装置の構成例を示す。第７図において端子６
１から端子６８および端子６Ｖから端子６８′はそれぞ
れ第６図ａの複合回路に対応している。端子７１および
端子７２はそれぞれ第１および第２の入力端子であり端
子７３および端子７４はそれぞれ第１および第２の出力
端子である。端子７５および端子７６は電源電圧端子で
ある。７７は定電流源である。
第７図において破線で示してあるのは第１の実施例と同
じく、前記複合回路の下部を用いた膜導体による配線を
示している。このように第２の実施例から空端子をビー
ムリード構造半導体回路に少なくとも１個所以上設けて
おくのは混成集積回路装置にとり重畳配線を解消するの
に非常に有効なことは明らかである。以上詳細に述べた
如く、本発明を用いればジアッパー線を使用せず電気的
および熱的に安定で組立の容易な混成集積回路装置を提
供できる。なお以上の説明ではビームリード型半導体集
積回路素子を実装した場合について示したが，ビームリ
ード型以外でも例えばバンプ型半導体素子についても全
く同様に本発明を適用できることは勿論である。
じく、前記複合回路の下部を用いた膜導体による配線を
示している。このように第２の実施例から空端子をビー
ムリード構造半導体回路に少なくとも１個所以上設けて
おくのは混成集積回路装置にとり重畳配線を解消するの
に非常に有効なことは明らかである。以上詳細に述べた
如く、本発明を用いればジアッパー線を使用せず電気的
および熱的に安定で組立の容易な混成集積回路装置を提
供できる。なお以上の説明ではビームリード型半導体集
積回路素子を実装した場合について示したが，ビームリ
ード型以外でも例えばバンプ型半導体素子についても全
く同様に本発明を適用できることは勿論である。
第１図は従来の集積回路素子を示す構成図６第２図はそ
の平面外観図．第３図．第４図および第５図は本発明の
第１の実施例の説明図、第６図Ａ，ｂはそれぞれ第２の
実施例で用いた実装される集積回路の平面図および回路
図，第７図は本発明の第２の実施例による混成集積回路
の構成図である。
の平面外観図．第３図．第４図および第５図は本発明の
第１の実施例の説明図、第６図Ａ，ｂはそれぞれ第２の
実施例で用いた実装される集積回路の平面図および回路
図，第７図は本発明の第２の実施例による混成集積回路
の構成図である。
Claims (1)
- １ 少なくとも１つの空端子を含む端子がほぼ同一面上
に形成された半導体素子が基板上に実装されてなる混成
集積回路装置において、前記空端子の少なくとも１つが
、前記基板上に設けられ、かつ前記半導体素子の下部を
走る配線導体に接続されていることを特徴とする混成集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52014375A JPS5935181B2 (ja) | 1977-02-10 | 1977-02-10 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52014375A JPS5935181B2 (ja) | 1977-02-10 | 1977-02-10 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5399465A JPS5399465A (en) | 1978-08-30 |
| JPS5935181B2 true JPS5935181B2 (ja) | 1984-08-27 |
Family
ID=11859289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52014375A Expired JPS5935181B2 (ja) | 1977-02-10 | 1977-02-10 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935181B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199492U (ja) * | 1985-06-03 | 1986-12-13 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60106363U (ja) * | 1983-12-22 | 1985-07-19 | ソニー株式会社 | プリント配線基板 |
| JPH07302963A (ja) * | 1995-02-10 | 1995-11-14 | Ibiden Co Ltd | 表面実装用プリント配線板 |
-
1977
- 1977-02-10 JP JP52014375A patent/JPS5935181B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199492U (ja) * | 1985-06-03 | 1986-12-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5399465A (en) | 1978-08-30 |
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