JPS5936450B2 - 不揮発性フリツプフロツプ回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、フリップフロップ回路（以下ＦＦ回路と称
する）に係わり、特に半導体不揮発性メモリを使用し、
その情報を電源がオフ状態の時にも失うことなく不揮発
に記憶するようにした不揮発性ＦＦ回路に関する。

一般に不揮発性ＦＦ回路としては、通常のＭＯＳ（Ｍｅ
ｔｅ ｌ −Ｏｘｉｄｅ−８ｅｍｉｃｏｎｄｕｃ ｔｏ
ｒ）形ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｃｔ−Ｔｒａｎｓｉ
ｓｔｏｒ ）を用いたＦＦ回路に、半導体不揮発性メモ
リとして、不揮発性メモリトランジスタ例えばＭ Ｉ
Ｏ’Ｓ （Ｍｅｔａｌ −Ｉｎｓｕｌａｔｏｒ−Ｏｘｉ
ｄｅ−８ｅｍｉｃｏｎｄｕｃｔｏｒ ）構造のトランジ
スタを組み込んだものがある。

第５図ａおよびｂは、夫々ＰチャンネルのＭ■ＯＳトラ
ンジスタの内部構造を示す断面図である。

ＰチャンネルのＭＩＯ８ｌ−ランジスタは、Ｎ形のシリ
コン基板２０１、この基板２０１の主面に沿って形成さ
れたドレインおよびソース領域２０２，２０３、及びこ
れらの領域２０２，２０３を跨ぐように形成されたゲー
ト領域２０４によって構成されている。

ゲート領域２０４は、膜厚が例えば１０００人の第１の
酸化膜５ｉ０２，２０５、この酸化膜２０５より膜厚が
薄い例えば２０人の第２の酸化膜２０６、これらの酸化
膜上に形成された窒化膜５１３Ｎ４，２０７、及び金属
膜による電極２０８によって構成されている。

酸化膜を厚みが異なる２段構造にする理由は、メモリに
必要な第２の酸化膜２０６だけであると、第２の酸化膜
２０６にピンホールができる確率が高くなる問題や、ド
レイン領域２０２の基板２０１表面における接合の耐圧
が低下するという問題が生じるからである。

これらの問題を第１の酸化膜２０５を設けることによっ
て防止している。

このように構成されたＭ■ＯＳトランジスタは、薄い第
２の酸化膜２０６と窒化膜２０７との二重構造のゲート
絶縁膜を有することを特徴とし、窒化膜２０７と第２の
酸化膜２０６との界面付近に存在するトラップ準位と基
板２０１との間で、第２の酸化膜２０６のトンネル現象
を利用して電荷のやりとりを行い、ＦＥＴのゲート閾値
電圧の大小を、二値情報「１七「Ｏ」に対応させて不揮
発に記憶するようにしたものである。

第１図は従来の不揮発性ＦＦ回路の結線図である。

図中、１は２進コードの１ビツトを構成するスタティッ
クなＦＦ回路で、これは互いに並列接続された第１、第
２のスイッチング回路ＩＡ、ＩＢによって構成されてい
る。

また上記両スイッチング回路ＩＡ、ＩＢは、例えばゲー
トとソースが共通接続された負荷として用いられている
デプレッション形のＰチャンネルＭＯ８ＦＥＴ２．３と
エンハンスメント形のＰチャンネルＭＯ８ＦＥＴ４．５
とによって構成されている。

６はメモリ回路で、ＰチャンネルのＭ■ＯＳトランジス
タに構成された第１、第２の不揮発性メモリトランジス
タ７゜８と、エンハンスメント形のＰチャンネルＭＯ８
ＦＥＴによって構成された第１、第２のスイッチング素
子９，１０によって構成されている。

ＦＦ回路１において、１１は正出力信号Ｑを出力する出
力端子、１２は反転出力端子回を出力する反転出力端子
であり、これらはＦＦ回路１の出力信号を出力する一対
の出力端子を構成している。

またＭＯ８ＦＥＴ４のドレインは、正出力端子１１との
接続点ＡおよびＭＯ８ＦＥＴ２を介して、電源端子１５
に接続され、そのソースは基準電位となる接地電位（以
下ＧＮＤと称する）に保たれている。

更にゲートは反転出力端子１２との接続点Ｂに接続され
ている。

ＭＯ８ＦＥＴ５のドレインは、反転出力端子１２との接
続点ＢおよびＭＯ８ＦＥＴ３を介して電源端子１５に接
続され、そのソースは基準電位となるＧＮＤに保たれ、
更にゲートは、上記接続点Ａに接続されている。

メモリ回路６において、１３は第１の入力端子で、第１
、第２のメモリトランジスタ７．８のゲートが共通接続
されている。

１４は第２の入力端子で、第１、第２のスイッチング素
子９，１０のゲートが共通接続されている。

また第１のメモリトランジスタ７のドレインは正出力端
子１１に接接され、そのソースは第１のスイッチング素
子９のドレインおよびソースを介してＧＮＤに保たれて
いる。

第２のメモリトランジスタ８のドレインは反転出力端子
１２に接続され、そのソースは第２のスイッチング素子
１０のドレインおよびソースを介してＧＮＤに保たれて
いる。

第１図に示した従来の不揮発性ＦＦ回路の動作を第２図
のタイミング図を用いて説明する。

このタイミング図では時刻の変化に対して、電源電圧Ｖ
ＤＤ、第１の入力端子１３の電圧ＭＧ、、および第２の
入力端子１４の電圧ＭＧ２を示している。

なお、この回路において、電源電圧ＶＤＤは一１９■。

ＧＮＤはＯＶとする。

更にＦＦ回路１のＭＯ８ＦＥＴ４．５の閾値電圧ｖｔｂ
より正電位で約Ｏ〜２■の信号を、高レベル（以下Ｈレ
ベルと称する）の信号とする。

また、閾値電圧Ｖｔｈより負電位で約−１７〜−１９Ｖ
の信号を、低電位レベル（以下Ｌレベルと称する）の信
号とする。

この従来の不揮発性ＦＦ回路は、電源電圧ＶＤＤが印加
された状態で、第１の入力端子１３の電位ＭＧ１がＧＮ
Ｄレベルであると情報の書き込みがおこなわれている場
合であっても、第１、第２のメモリトランジスタ７．８
はオフになっている。

従って、ＦＦ回路１は正出力信号ＱがＨレベルの時は反
転出力信号互がＬレベルになり、また逆に、正出力信号
ＱがＬレベルの時は反転出力端子回がＨレベルとなるよ
うなＦＦ動作を高速で安定するように動作する。

時点ｔ。

の状態は、第１、第２のメモＩＪ ｌ−ランジスタフ、
８は、情報内容が消去されており、ＦＦ回路１で貯えら
れた情報は、正出力信号ＱがＨレベル、負出力信号互が
Ｌレベルである。

また、第１、第２の入力端子１３．１４の電位は、ＧＮ
Ｄレベルであり、第３．第４のスイッチング素子９，１
０がオフである。

次に時点ｔ１で第１の入力端子１３より第１、第２のメ
モリトランジスタ７．８のそれぞれのゲートへ、書き込
み電圧Ｗｖ例えば−３０■が印加されると、これらのメ
モリトランジスタ７．８はオン状態となる。

この時第１のメモリトランジスタ７では、正出力端子１
１の正出力信号ＱがＨレベルであり、そのチャンネル部
の電位がＨレベルとなる。

従って上記書き込み電圧により、第１のメモリトランジ
スタ７では、ゲートとチャンネル部との間の電界が大き
くなり、トンネル現象が生じる。

その結果、第１のメモＩＪ ｌ−ランジスタＴの閾値電
圧が電源電圧ＶＤＤに近い値、例えば−２Ｖ程度から一
１６Ｖ程度（または−２Ｖ程度から一１４Ｖ程度）に変
動する。

また第２のメモリトランジスタ８は、反転出力端子１２
がＬレベルであるため、このトランジスタ８のチャンネ
ル部はＬレベルとなり、上記書き込み電圧ＷＶが印加さ
れても、ゲートとチャンネル部との間の電界はトンネル
現象が生じるほど大きくならない。

その結果、第２のメモＩＪ ｌ−ランジスタ８の閾値電
圧は変動しない。

このようにして、ＦＦ回路１の正および反転出力端子１
１および１２に発生した出力信号は、第１、第２のメモ
リトランジスタ７゜８に書き込まれる。

停電時に書き込みを行なうためには、出力信号Ｑ、Ｑの
情報が消えないうちに、書き込み電圧Ｗ■を印加する必
要がある。

次に、時点ｔ２で電源電圧ＶＤＤを切断し、時点ｔ３で
再度電源電圧ＶＤＤを回復する。

更に、時点ｔ４で第１の入力端子１３を介して、第１お
よび第２のメモリトランジスタ７．８のゲートに読み出
し電圧ＲＶ１例えば−１５Ｖを印加する。

これによって、閾値電圧が変動した第１のメモリトラン
ジスタ７はオンせず（閾値電圧が一２Ｖ〜−１４Ｖに変
動している場合はオンとなるが極めて高抵抗を示す）、
閾値電圧が変動していない第２のメモリトランジスタ８
はオンする。

また、第２の入力端子１４を介して、第１および第２の
スイッチング素子９および１０のゲートに読み出し電圧
Ｒ■２例えば−１５■が印加され、第１および第２のス
イッチング素子９，１０はオンする。

その結果、反転出力端子１２の電位はＧＮＤに近い値と
なり、反転出力信号互はＨレベルとなり、正出力端子１
１の正出力信号ＱはＬレベルとなる。

このようにして、上述の書き込み時のＦＦ回路１の出力
信号Ｑ、Ｑとは反転した出力信号Ｑ、Ｑを得ることがで
きる。

次に、時点ｔ５で、第１の入力端子１３を介して消去電
圧ＥＶ例えば３０Ｖを第１、第２のメモリトランジスタ
７．８のゲートに印加する。

これによって、第１のメモリトランジスタ７では、第５
図に示す電極２０Ｂと基板２０１との間にトンネル現象
が生じ、第１のトランジスタ７の閾値電圧は一２■程に
変動する。

第２のメモＩＪ トランジスタ８においては、第５図に
示した第２の酸化膜２０６部分ではトンネル現象が生じ
、この部分での閾値電圧は変動するが第１の酸化膜２０
５部分ではトンネル現象が発生しないので、この部分の
閾値電圧例えば−２Ｖ程度は変動しない。

従って、第１、第２のメモリトランジスタ７．８の情報
内容を消去することができる。

このような従来の不揮発性ＦＦ回路では読み出し時に、
第２の入力端子１４を介して読み出し電圧Ｒ■２を第１
、第２のスイッチング素子９，１０のゲートに印加し、
これらのスイッチング素子９゜１０をオンさせる必要が
ある。

読み出し電圧ＲＶ２は、第１、第２のメモリトランジス
タ７．８のゲートに印加される読み出し電圧Ｒ■１と印
加時期を揃えなければならない。

そのため極めて複雑な回路を設けなければならないとい
う欠点がある。

この発明は上記欠点に鑑みてなされたもので、第１、第
２の不揮発性メモリトランジスタの制御信号を変えるだ
けで出力信号の書き込み、上記２つの不揮発性メモリト
ランジスタの情報内容の読み出しおよび消去をおこなう
ことができる不揮発性ＦＦ回路を提供するものである。

第３図はこの発明の一実施例である不揮発性ＦＦ回路の
結線図である。

図において、９はエンハンスメント形のＰチャンネルＭ
Ｏ８ＦＥＴによって構成された第１のスイッチング素子
で、ソースはＧＮＤに保たれ、そのドレインは第１のメ
モリトランジスタ７のソースに接続されており、また、
そのゲートはＭＯＳＦＥＴ４のゲートおよび接続点Ｂを
介して、反転出力端子１２に接続されている。

１０はエンハンスメント形のＰチャンネルＭＯ８ＦＥＴ
によって構成された第２のスイッチング素子で、ソース
はＧＮＤに保たれ、そのドレインは第２のメモリトラン
ジスタ８のソースに接続されている。

１６．１７は例えばＭＯＳＦＥＴのゲート容量を利用し
た第１、第２のコンデンサで、第１のコンデンサ１６は
第１のスイッチング素子９に並列接続され、第２のコン
デンサ１７は第２のスイッチング素子１０に並列接続さ
れている。

第３図に示した実施例の回路動作を第４図のタイミング
図を用いて説明する。

ＶＤＤ、Ｗ■、Ｅ■の値は第２図の回路と同じとし、Ｒ
ＶはＲＶ１と同じ値とする。

入力端子ＭＧ１がＧＮＤレベルＯＶの時は、第１、第２
のメモリトランジスタ７．８はオフであり、ＦＦ回路１
は、ＦＦ動作を高速でおこなうことができる。

ここで仮りに時点ｔ。

において、第１、第２のメモリトランジスタ７．８には
情報が書き込まれていない状態であり、ＦＦ回路１の正
出力信号ＱがＨレベル、反転出力信号回がＬレベルとす
る。

この時、メモリ回路６では、反転出力端子１２の電位に
よって制御される第１のスイッチング素子９はオン、正
出力端子１１の電位によって制御される第２のスイッチ
ング素子１０はオフである。

次に時点ｔ１で、入力端子１３を介して、第１、第２の
メモリトランジスタ７．８のゲートに書き込み電圧Ｗ■
を印加すると、第１、第２のメモリトランジスタ７．８
は、オンする。

正出力信号ＱがＨレベルであり、第１のスイッチング素
子９がオンであるため、第１のメモリトランジスタ７の
チャンネル部はＧＮＤレベルに近い電位となり、第１の
メモリトランジスタ７の閾値電圧はトンネル効果によっ
て、例えば−１６■（または−１４■）に変動する。

一方策２のメモリトランジスタ８の閾値電圧は、反転出
力信号回がＬレベルであり、第２のスイッチング素子１
０がオフであるため変動しない。

次に時点ｔ２で電源電圧ＶＤＤを切断し、時点ｔ３で電
源電圧ＶＤＤを回復させる。

電源電圧ＶＤＤの回復によって、ＦＦ回路１の正および
反転出力端子１１および１２の電位は、電源端子１５の
電位が下がるにつれて、下がり始める。

その後、時点ｔ４で第１、第２のメモリトランジスタ７
．８のゲートに入力端子１３を介して、電源電圧ＶＤＤ
の回復時の電位の経時変化を利用した読み出し電圧ＲＶ
ＣＶＣｌ２から時点ｔ４までのＶＤＤとＭＧｌの傾きが
ほぼ等しい。

〕を印加すると、第２のメモリトランジスタ８がオンす
る。

第１のメモリトランジスタ７は、閾値電圧が一１６Ｖに
変動しているためオンしない（閾値が一１４Ｖに変動し
ている場合は極めて高い抵抗値を示す。

）なお読み出し電圧ＲＶは上記電源電圧の経時変化を利
用したものでなくてもよい。

第２のメモリトランジスタ８の導通によって、第２のコ
ンデンサ１７−第２のメモリトランジスタ８−ＭＯＳＦ
ＥＴ３−電源端子１５−電源（図示せず）−第２のコン
デンサ１７のループで、第２コンデンサ１７への充電が
始まる。

従って、反転出力端子１２の電位は正出力端子１１の電
位よりＧＮＤに近くなり、正および反転出力端子１１お
よび１２の電位に不均衡が生じる。

ＭＯＳＦＥＴ４．５は、時点ｔ４でいずれか一方がオン
する状態にあるが、上記不均衡によって、ＭＯＳＦＥＴ
５及びスイッチング素子１０がオンし、正出力端子１１
の主出力信号ＱがＬレベルとなり、反転出力端子１２の
反転出力端子互がＨレベルとなる。

第２のスイッチング素子１０がオンすると、第２のコン
デンサ１７に充電された電荷はスイッチング素子１０を
介して放電される。

このようにＦＦ回路１の出力信号Ｑ、Ｑは、書き込み時
の出力信号Ｑ、Ｑとは反転した出力信号Ｑ、Ｑを読み出
すことができる。

次に、時点ｔ５で、入力端子１３を介して、第１、第２
のメモリトランジスタ７．８のゲートに消去電圧ＥＶを
印加すると、従来のＦＦ回路と同様に第１、第２のメモ
リトランジスタ７．８の情報内容を消去することができ
る。

以上、ＦＦ回路１の正出力信号ＱがＨレベル、反転出力
端子互がＬレベル時の書き込み、読み出し、消去につい
て説明したが、ＦＦ回路１の出力信号Ｑ、Ｑが逆の場合
は、書き込み時に第２のメモＩＪ ｌ−ランジスタ８の
閾値電圧が変動され、読み出し時に、第１のメモリトラ
ンジスタ７、ＭＯ８ＦＥＴ５、第１のスイッチング素子
９、及び第１のコンデンサ１６が働くことによって、書
き込み、読み出し、消去を上述説明と同様におこなうこ
とができる。

また、第１、第２のスイッチング素子９，１０の閾値電
圧をＭＯ８ＦＥＴ４．５より高いもの例えば−１■を使
用すると、時点ｔ３で電源電圧ＶＤＤを回復し、正およ
び反転出力端子１１および１２の電位が下がり始めると
、ＭＯ８ＦＥＴ４．５がオンする前に、第１、第２のス
イッチング素子９゜１０がオンする。

従って、読み出し電圧ＲＶが印加され、第１、第２のメ
モリトランジスタ７．８の一方がオンすると、これに接
続されたＦＦ回路１の出力端子１１．１２の電位が強制
的にＧＮＤレベルとなり、出力信号がＨレベルになる要
素が加わり、読み出し時の動作が安定する。

この発明によれば、第１のスイッチング素子に並列接続
された第１のコンデンサ、及び第２のスイッチング素子
に並列接続された第２のコンデンサを設け、第１のスイ
ッチング素子を第２のスイッチング回路が有する出力端
子の電位によって制御し、第２のスイッチング素子を第
１のスイッチング回路が有する出力端子で制御すること
によって、第１、第２のスイッチング回路の出力端子に
得られる出力の書き込み、第１、第２の不揮発性メモリ
トランジスタの情報の読み出し、及び消去を、上記２つ
のメモリトランジスタのゲートがそれぞれ共通接続され
た入力端子に書き込み、読み出し、および消去の電圧を
それぞれ印加するだけでおこなうことができる。

従って、この発明の不揮発性ＦＦ回路は従来の不揮発性
ＦＦ回路のように第２の入力端子や、この入力端子に読
み出し電圧を印加するための複雑な回路をなくすことが
できる。

これによって、集積回路を製造する上で、消費電力の減
少、設計の簡略化等に効果がある。

以上、上述実施例の不揮発性ＦＦ回路は、Ｐチャンネル
ＭＯ８ＦＥＴ及びＰチャンネルＭＩＯＳトランジスタで
構成されたものについて述べたが、ＮチャンネルＭＯ８
ＦＥＴおよびＮチャンネルＭＩＯＳトランジスタで構成
されたものでもよい。

またＦＦ回路を使用したカウンタやＲＡＭ（Ｒａｎｄａ
ｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）等に広く応用できるこ
とはいうまでもない。

【図面の簡単な説明】

第１図は従来の不揮発性フリップフロップ回路の結線図
、第２図は第１図の回路動作を示すタイミング図、第３
図はこの発明の一実施例の不揮発性フリップフロップ回
路の結線図、第４図は第３図の回路動作を示すタイミン
グ図、第５図ａおよびｂは夫々ＭＩＯＳトランジスタの
断面図である。 図中、ＩＡ、ＩＢはスイッチング回路、９，１０は第１
、第２のスイッチング素子、７，８は第１、第２のメモ
リトランジスタ、１１．１２は出力端子、１６．１７は
第１、第２のコンデンサである。 なお、図中、同一符号は夫々同一または相当部分を示す
。

Claims (1)

1. 【特許請求の範囲】 １ 互いに反転した出力信号を送出する第１および第２
   の出力端子を有するフリップフロップ回路と、第１の出
   力端子と接地電位との間に接続された、第１の不揮発性
   メモリトランジスタと第１のスイッチング素子との直列
   体と、第２の出力端子と接地電位との間に接続された、
   第２の不揮発性メモリトランジスタと第２のスイッチン
   グ素子との直列体と、第１の不揮発性メモＩＪ トラン
   ジスタと第１のスイッチング素子との接続点に一端が接
   続され他端が接地電位に接続された第１のコンデンサと
   、第２の不揮発性メモリトランジスタと第２のスイッチ
   ング素子との接続点に一端が接続され他端が接地電位に
   接続された第２のコンデンサとから構成され、第１およ
   び第２の不揮発性メモリは第１および第２の出力端子側
   に接続されかつその制御電極は共通に接続され、第１の
   スイッチング素子の制御電極が第２の出力端子に接続さ
   れ、第２のスイッチング素子の制御電極が第１の出力端
   子に接続されていることを特徴とする不揮発性フリップ
   フロップ回路。 ２ 第１、第２の不揮発性メモリトランジスタはＰチャ
   ンネル絶縁ゲート形電界効果トランジスタによる半導体
   不揮発性メモリであることを特徴とする特許請求の範囲
   第１項記載の不揮発性フリップフロップ回路。 ３ 第１、第２のスイッチング素子はエンハンスメント
   形のＰチャンネル絶縁ゲート形電界効果トランジスタで
   あることを特徴とする特許請求の範囲第１項または第２
   項記載の不揮発性フリップフロップ回路。 ４ 第１のスイッチング素子は第２のスイッチング回路
   に先がけて導通され、第２のスイッチング素子は第１の
   スイッチング回路に先がけて導通されることを特徴とす
   る特許請求の範囲第１項ないし第３項のいずれかに記載
   の不揮発性フリップフロップ回路。 ５ 第１、第２のスイッチング回路は、ゲートとソース
   が互いに接続されたデプレション形のＰチャンネル絶縁
   ゲート形電界効果トランジスタによる負荷とエンハンス
   メント形のＰチャンネル絶縁ゲート形電界効果トランジ
   スタとによって構成されていることを特徴とする特許請
   求の範囲第１項ないし第４項のいずれかに記載の不揮発
   性フリップフロップ回路。 ６ 第１、第２のコンデンサは絶縁ゲート形電界効果ト
   ランジスタのゲート絶縁膜と同時に形成された絶縁膜の
   容量を利用したコンデンサであることを特徴とする特許
   請求の範囲第２項ないし第５項のいずれかに記載の不揮
   発性フリップフロップ回路。