JPS5937469A - 試験方式 - Google Patents
試験方式Info
- Publication number
- JPS5937469A JPS5937469A JP57147042A JP14704282A JPS5937469A JP S5937469 A JPS5937469 A JP S5937469A JP 57147042 A JP57147042 A JP 57147042A JP 14704282 A JP14704282 A JP 14704282A JP S5937469 A JPS5937469 A JP S5937469A
- Authority
- JP
- Japan
- Prior art keywords
- type data
- control device
- printed board
- component
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
（１）
本発明は数値制御装置等の制御装置の試験方式に関する
ものであ〕、更に詳細には、制御装置の構成要素が、核
制御装置に接続される外部機器に適合しているか否かを
確実に、且つ容易に試験することができる試験方式に関
するものである。
ものであ〕、更に詳細には、制御装置の構成要素が、核
制御装置に接続される外部機器に適合しているか否かを
確実に、且つ容易に試験することができる試験方式に関
するものである。
従来技術と問題点
数値制御装置、倣い制御装置等の制御装置は、一般に多
数の電子部品を搭載したプリント板を構成要素としてお
シ、このようなプリント板を複数枚実装することによシ
構成されている。実装するプリント板の種別は、制御装
置に接続する外部機器の種別によシ決められる。例えば
、差動トランスを利用したトレーサヘッドを接続する倣
い制御装置と、レーザ測長を利用したトレーサヘッドを
接続する倣い制御装置とでは、トレーサヘッド対応ツイ
ンタフエースが搭載されているプリント板を異なるもの
とすることが必要であシ、また、読取速度の速いテープ
リーダを接続する制御装置と読取速度の遅いテープリー
ダを接続する制御装置とでは、テープリーダ対応のイン
タフェースが搭載されているプリント板を異なるものと
する必要がある。
数の電子部品を搭載したプリント板を構成要素としてお
シ、このようなプリント板を複数枚実装することによシ
構成されている。実装するプリント板の種別は、制御装
置に接続する外部機器の種別によシ決められる。例えば
、差動トランスを利用したトレーサヘッドを接続する倣
い制御装置と、レーザ測長を利用したトレーサヘッドを
接続する倣い制御装置とでは、トレーサヘッド対応ツイ
ンタフエースが搭載されているプリント板を異なるもの
とすることが必要であシ、また、読取速度の速いテープ
リーダを接続する制御装置と読取速度の遅いテープリー
ダを接続する制御装置とでは、テープリーダ対応のイン
タフェースが搭載されているプリント板を異なるものと
する必要がある。
ところで、製品出荷時に、制御装置に実装されたプリン
ト板が、該制御装置に接続される外部機器と適合してい
るか否かを試験する場合、従来は試験者が仕様書等に基
づいて検査していた為、手数がかかる欠点があると共に
、誤りが生じやすい欠点があった。
ト板が、該制御装置に接続される外部機器と適合してい
るか否かを試験する場合、従来は試験者が仕様書等に基
づいて検査していた為、手数がかかる欠点があると共に
、誤りが生じやすい欠点があった。
発明の目的
本発明は前述の如き欠点を改善したものであり、その目
的は、制御装置の構成要素が、該制御装置に接続される
外部機器に適合しているか否かを、確実に且つ容易に試
験できるようにすることにある。以下実施例について詳
細に説明する。
的は、制御装置の構成要素が、該制御装置に接続される
外部機器に適合しているか否かを、確実に且つ容易に試
験できるようにすることにある。以下実施例について詳
細に説明する。
発明の実施例
第１図は本発明の実施例のブロック線図であり、ＣＰＵ
は処理装置、Ｍはメモリ、ＩＯは入出力装置、ＫＢはキ
ーボード、ＤＩＳは表示装置、Ｄｏ−Ｄ３はデータバス
、 ＡＯ〜Ａ３ｉアドレスバス、ＤＥはデコーダである
。また、ＰＲＩはプリント板であ）、差動トランスを利
用したトレーサヘッド（図示せず）からの変位信号に基
づいてｘ、ｙ、ｚ軸の指令速度信号を作成し、出力する
倣い演算回路（図示せず）と、該プリント板ＰＲＩの種
別（差動トランスを利用したトレーサヘッドに接続され
る）を示す種別データを発生する種別データ発生回路ｓ
Ｄ１とが搭載されている。種別データ発生回路ｓＤ１は
、一方の入力端子が接地され、他方の入力端子がデコー
ダＤＢに接続されているアントゲ−） ＡＮＤＯ−ＡＮ
Ｄ２と、一方の入力端子が電源＋Ｖに接続され、他方の
入力端子がデコーダＤＥに接続されて因るアントゲ−）
ＡＮＤ３とから構成されておシ、各アントゲ−） Ａ
ＮＤＯ−ＡＮＤ３の出力端子はそれぞれデータバスＤＯ
〜Ｄ３に接続されている。従って、種別データ発生回路
ＳＤＩはデコーダＤＢの出方信号ａが′１”の間、デー
タバスＤＯ〜Ｄ３に種別データとして、１０”、０”、
′０”、“１″を出方することになる。
は処理装置、Ｍはメモリ、ＩＯは入出力装置、ＫＢはキ
ーボード、ＤＩＳは表示装置、Ｄｏ−Ｄ３はデータバス
、 ＡＯ〜Ａ３ｉアドレスバス、ＤＥはデコーダである
。また、ＰＲＩはプリント板であ）、差動トランスを利
用したトレーサヘッド（図示せず）からの変位信号に基
づいてｘ、ｙ、ｚ軸の指令速度信号を作成し、出力する
倣い演算回路（図示せず）と、該プリント板ＰＲＩの種
別（差動トランスを利用したトレーサヘッドに接続され
る）を示す種別データを発生する種別データ発生回路ｓ
Ｄ１とが搭載されている。種別データ発生回路ｓＤ１は
、一方の入力端子が接地され、他方の入力端子がデコー
ダＤＢに接続されているアントゲ−） ＡＮＤＯ−ＡＮ
Ｄ２と、一方の入力端子が電源＋Ｖに接続され、他方の
入力端子がデコーダＤＥに接続されて因るアントゲ−）
ＡＮＤ３とから構成されておシ、各アントゲ−） Ａ
ＮＤＯ−ＡＮＤ３の出力端子はそれぞれデータバスＤＯ
〜Ｄ３に接続されている。従って、種別データ発生回路
ＳＤＩはデコーダＤＢの出方信号ａが′１”の間、デー
タバスＤＯ〜Ｄ３に種別データとして、１０”、０”、
′０”、“１″を出方することになる。
第２図はレーザ測長を利用したトレーサヘッドを使用す
る場合に、プリント板ｌに代えて第１図に示した制御装
置に実装するプリント板ＰＲ２を示（３） した図でアル、プリント板ＰＲ２ｉｊ：レーザ、測長を
利用したトレーサヘッドからの信号に基づいてｘ、ｙ。
る場合に、プリント板ｌに代えて第１図に示した制御装
置に実装するプリント板ＰＲ２を示（３） した図でアル、プリント板ＰＲ２ｉｊ：レーザ、測長を
利用したトレーサヘッドからの信号に基づいてｘ、ｙ。
２軸の指令速度信号を作成して出力する倣い演算回路（
図示せず）と、プリント板ＰＲ２の種別を示す種別デー
タを発生する種別データ発生回路ＳＤ２とを搭載してい
る。種別データ発生回路ＳＤ２ ｔ′ｉ一方の入力端子
が接地されたアントゲ−）ＡＮＤ２０゜ＡＮＤ２１ 、
ＡＮＤ２３と一方の入力端子が電源＋Ｖに接続されて
いるアンドゲートＡＮＤ２２とから構成されておシ、プ
リント板ＰＲ２’ｉｉプリント板ＰＲＩに代えて第１図
に示した制御装置に実装した場合、アントゲ−）ＡＮＤ
２０〜ＡＮＤ２３の出力端子はそれぞれデータバスＤＯ
−Ｄ３に接続され、また、アントゲ−） ＡＮＤ２０〜
ＡＮＤ２３ の他方の入力端子はデコーダＤＥに接続さ
れ、デコーダＤＥの出力信号ａが加えられる。従って、
プリント板ＰＲ２が第１図の制御回路に実装されている
場合、種別データ発生回路ＳＤ２はデコーダＤＥの出力
信号ａが１＃となると、データバスＤＯ〜Ｄ３に種別デ
ータとして ＩＩ Ｑ ＩＩ。
図示せず）と、プリント板ＰＲ２の種別を示す種別デー
タを発生する種別データ発生回路ＳＤ２とを搭載してい
る。種別データ発生回路ＳＤ２ ｔ′ｉ一方の入力端子
が接地されたアントゲ−）ＡＮＤ２０゜ＡＮＤ２１ 、
ＡＮＤ２３と一方の入力端子が電源＋Ｖに接続されて
いるアンドゲートＡＮＤ２２とから構成されておシ、プ
リント板ＰＲ２’ｉｉプリント板ＰＲＩに代えて第１図
に示した制御装置に実装した場合、アントゲ−）ＡＮＤ
２０〜ＡＮＤ２３の出力端子はそれぞれデータバスＤＯ
−Ｄ３に接続され、また、アントゲ−） ＡＮＤ２０〜
ＡＮＤ２３ の他方の入力端子はデコーダＤＥに接続さ
れ、デコーダＤＥの出力信号ａが加えられる。従って、
プリント板ＰＲ２が第１図の制御回路に実装されている
場合、種別データ発生回路ＳＤ２はデコーダＤＥの出力
信号ａが１＃となると、データバスＤＯ〜Ｄ３に種別デ
ータとして ＩＩ Ｑ ＩＩ。
“０″、′１”、′０″を出力することになる。
（４）
以下に試験時の動作を説明する。先ず、試験者が、キー
ボードＫＢより処理装置ＣＰＵに試験の開始を指示する
。これによシ、処理装置ＣＰＵは、プリント板ＰＲＩを
指定するために、例えばアドレスバスＡＯ〜Ａ３にそれ
ぞれｔｔｌｓ、１１” １１１７１ 、 ｍｉ”を出力
する。デコーダＤＥはアドレスバスＡＯ〜Ａ３がそれぞ
れ＠１″、″−１＃、ｔｌｌ＃、−″１・の時、その出
力信号ａを″１＃とするものであり、デコーダＤＥの出
力信号ａが″１″となると、種別データ発生回路ＳＤＩ
は前述したように、データバスＤＯ〜Ｄ３ＫｆＪｌ別デ
ータとしてそれぞれ”ｏ” ＩＩ ６ ＃ 、 ＠ Ｏ
＃ 、 Ｉｌｌ”を出力する。処理装置ＣＰＵはデータ
バスＤＯ〜Ｄ３を示す種別データとを比較し、比較一致
の場合は実装すべきプリント板が実装されていると判断
し、比較不一致の場合は誤まったプリント板が実装され
ていると判断し、判断結果を表示装置ＤＩＳに表示させ
る。
ボードＫＢより処理装置ＣＰＵに試験の開始を指示する
。これによシ、処理装置ＣＰＵは、プリント板ＰＲＩを
指定するために、例えばアドレスバスＡＯ〜Ａ３にそれ
ぞれｔｔｌｓ、１１” １１１７１ 、 ｍｉ”を出力
する。デコーダＤＥはアドレスバスＡＯ〜Ａ３がそれぞ
れ＠１″、″−１＃、ｔｌｌ＃、−″１・の時、その出
力信号ａを″１＃とするものであり、デコーダＤＥの出
力信号ａが″１″となると、種別データ発生回路ＳＤＩ
は前述したように、データバスＤＯ〜Ｄ３ＫｆＪｌ別デ
ータとしてそれぞれ”ｏ” ＩＩ ６ ＃ 、 ＠ Ｏ
＃ 、 Ｉｌｌ”を出力する。処理装置ＣＰＵはデータ
バスＤＯ〜Ｄ３を示す種別データとを比較し、比較一致
の場合は実装すべきプリント板が実装されていると判断
し、比較不一致の場合は誤まったプリント板が実装され
ていると判断し、判断結果を表示装置ＤＩＳに表示させ
る。
例えばメモリＭに実装すべきプリント板の種別を示す種
別データとして、“ｏ＃、″Ｑｌｌ、ＩＩＱ″、“１”
が記憶されている場合、第１図に示すように、プリント
板ＰＭが実装されていれば、処理装置ＣＰＵに種別デー
タ発生回路ＳＤＩから加えられる種別データは′０″′
、“０１１．＠ＯＨ，“１”となるので、処理装置ＣＰ
Ｕは正しいプリント板が実装されていると判断し、プリ
ント板ＰＭの代わフに、第２図に示したプリント板ＰＲ
２が実装されているとすると、種別データ発生回路ＳＤ
２から処理装置ＣＰＵに加えられる種別データはｏ”、
０” ａ１＊＋ 、 ｕ□ｕとなるので、処理装置ＣＰ
Ｕは誤ったプリント板が実装されていると判断すること
になる。
別データとして、“ｏ＃、″Ｑｌｌ、ＩＩＱ″、“１”
が記憶されている場合、第１図に示すように、プリント
板ＰＭが実装されていれば、処理装置ＣＰＵに種別デー
タ発生回路ＳＤＩから加えられる種別データは′０″′
、“０１１．＠ＯＨ，“１”となるので、処理装置ＣＰ
Ｕは正しいプリント板が実装されていると判断し、プリ
ント板ＰＭの代わフに、第２図に示したプリント板ＰＲ
２が実装されているとすると、種別データ発生回路ＳＤ
２から処理装置ＣＰＵに加えられる種別データはｏ”、
０” ａ１＊＋ 、 ｕ□ｕとなるので、処理装置ＣＰ
Ｕは誤ったプリント板が実装されていると判断すること
になる。
尚、実施例に於いては、制御装置内に実装される１枚の
プリント板が所定のものであるが否かを試験する場合に
ついて説明したが、制御装置内に実装される複数枚のプ
リント板が所定のものであるか否かを試験することも、
以下のようにすれば可能である。即ち、各プリント板そ
れぞれに各プリント板の種別を示す種別データを発生す
る種別データ発生回路を搭載し、メモリＭに実装する複
数枚のプリント板それぞれの種別データを記憶させ、且
つ処理装置ＣＰＵからのアドレス情報によって指定され
た種別データ発生回路からの種別データが処理装置ＣＰ
Ｕに加えられるようにすれば、制御装置内に実装される
複数枚のプリント板が所定のものであるか否かを試験す
ることができる。
プリント板が所定のものであるが否かを試験する場合に
ついて説明したが、制御装置内に実装される複数枚のプ
リント板が所定のものであるか否かを試験することも、
以下のようにすれば可能である。即ち、各プリント板そ
れぞれに各プリント板の種別を示す種別データを発生す
る種別データ発生回路を搭載し、メモリＭに実装する複
数枚のプリント板それぞれの種別データを記憶させ、且
つ処理装置ＣＰＵからのアドレス情報によって指定され
た種別データ発生回路からの種別データが処理装置ＣＰ
Ｕに加えられるようにすれば、制御装置内に実装される
複数枚のプリント板が所定のものであるか否かを試験す
ることができる。
発明の詳細
な説明したように、本発明は、プリント板等の制御装置
内部に実装される構成要素に、該構成要素の種別を示す
種別データを発生する種別デーらの種別データと、メモ
リに予め記憶されている種別データとに基づいて、制御
装置に実装された構成要素が、制御装置に接続される外
部機器に適合しているか否かを判断するものであるから
、製品出荷時等に、構成要素が接続される外部機器と適
合しているか否かを正確に且つ容易に試験することがで
きる利点がある。
内部に実装される構成要素に、該構成要素の種別を示す
種別データを発生する種別デーらの種別データと、メモ
リに予め記憶されている種別データとに基づいて、制御
装置に実装された構成要素が、制御装置に接続される外
部機器に適合しているか否かを判断するものであるから
、製品出荷時等に、構成要素が接続される外部機器と適
合しているか否かを正確に且つ容易に試験することがで
きる利点がある。
（７）
第１図は本発明の実施例のブロック線図、第２図はプリ
ント板ＰＲ２の構成を示す図である。 ＣＰＵは処理装置、Ｍはメモリ、 ＩＯは入出力装置
、ＫＢはキーボード、ＤＩＳは表示装置、ＤＥはデコー
ダ、ＤＯ〜Ｄ３はデータバス、ＡＯ〜Ａ３はアドレスバ
ス、ＰＲＩ 、 ＰＨ１はプリント板、ＳＤは種別デー
タ発生回路、ＡＮＤＯＮＡＮＤ３ 、 ＡＮＤ２０ Ｎ
ＡＮＤ ２３はアンドゲートである。 特許出願人 ファナック株式会社 代理人弁理士 玉 蟲 久 五 部（外３名）（９）−
３８７− （８）
ント板ＰＲ２の構成を示す図である。 ＣＰＵは処理装置、Ｍはメモリ、 ＩＯは入出力装置
、ＫＢはキーボード、ＤＩＳは表示装置、ＤＥはデコー
ダ、ＤＯ〜Ｄ３はデータバス、ＡＯ〜Ａ３はアドレスバ
ス、ＰＲＩ 、 ＰＨ１はプリント板、ＳＤは種別デー
タ発生回路、ＡＮＤＯＮＡＮＤ３ 、 ＡＮＤ２０ Ｎ
ＡＮＤ ２３はアンドゲートである。 特許出願人 ファナック株式会社 代理人弁理士 玉 蟲 久 五 部（外３名）（９）−
３８７− （８）
Claims (1)
- 制御装置内部に実装した該制御装置の構成要素が、該制
御装置に接続される外部機器と適合しているか否かを試
験する試験方式に於いて、前記構成要素に該構成要素の
種別を示す種別データを発生する種別データ発生回路を
設け、前記制御装置に該制御装置に実装されるべき構成
要素の種別を示す種別データを記憶したメモリと、試験
時、前記種別データ発生回路からの種別データを読込む
処理装置とを設け、前記処理装置は試験時、前記種別デ
ータ発生回路からの種別データと前記メモリに記憶され
ている種別データとに基づいて前記構成要素が前記制御
装置に接続される外部機器と適合しているか否かを試験
することを特徴とする試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147042A JPS5937469A (ja) | 1982-08-25 | 1982-08-25 | 試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147042A JPS5937469A (ja) | 1982-08-25 | 1982-08-25 | 試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5937469A true JPS5937469A (ja) | 1984-02-29 |
Family
ID=15421195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147042A Pending JPS5937469A (ja) | 1982-08-25 | 1982-08-25 | 試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013002788A (ja) * | 2011-06-21 | 2013-01-07 | Hoshizaki Electric Co Ltd | 製氷機に搭載される制御ユニットの検査方法および当該検査方法を実行可能な制御ユニット |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5572248A (en) * | 1978-11-22 | 1980-05-30 | Usac Electronics Ind Co Ltd | Function discrimination system for lsi |
-
1982
- 1982-08-25 JP JP57147042A patent/JPS5937469A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5572248A (en) * | 1978-11-22 | 1980-05-30 | Usac Electronics Ind Co Ltd | Function discrimination system for lsi |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013002788A (ja) * | 2011-06-21 | 2013-01-07 | Hoshizaki Electric Co Ltd | 製氷機に搭載される制御ユニットの検査方法および当該検査方法を実行可能な制御ユニット |
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