JPS5948570B2 - アナログ・デジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明は一般にアナログ−デジタル変換器、特に高速の
直並列型アナログ−デジタル変換器に関する。

精密、処理の容易、動作の安定及び蓄屓記憶）能力の如
き多くの利点のため、デジタル技術を従来のアナログ計
測器に採用することが急速に進行している。

アナログ−デジタル変換器（以下ＡＤＣという）はアナ
ログ信号のデジタル処理に最も重要な装置の１つである
。

然し、ＡＤＣの周波数レスポンスはデジタル技術の適用
範囲を制限しており、周波数レスポンス又はサンプル速
度の一層高いＡＤＣの開発が種々試みられている。

従来の高速ＡＤＣの１つを第１図に示す。

入力アナログ信号を入力端子１０からサンプル保持回路
１２に加える。

第１ＡＤＣ１４は上位ビットを生じる例えば４ビツトの
変換器である。

ＡＤＣｌ４のデジタル出力はデジタル−アナログ変換器
（以下ＤＡＣと称す）１６でアナログ出力に変換される
。

サンプル保持回路１２の出力は、遅延線として作用し電
荷結合装置より成るアナログ・シフト・レジスタ１８に
印加される。

シフト・レジスタ１８及びＤＡＣｌ６の出力は、減算器
即ち差動増巾器２０に加え、両信号の差の出力を得る。

差の出力は更に第２ＡＤＣ２２に加え下位ビットを得る
。

ＡＤＣｌ４及び２２のデジタル出力は緩衝回路２４に印
加される。

第２ＡＤＣ２２で下位ビットを処理する間、サンプル保
持回路１２は入力信号を変えずに保持する必要がある。

この方法で入力アナログ信号に応じてサンプル保持回路
１２を順次付勢して入力アナログ信号に対応する例えば
、８ビツトのデジタル出力信号が、緩衝増巾器２４から
導出される。

第２図は従来の高速ＡＤＣの他の例である。

簡単のため、同様な素子には類似の参照符号を用い、第
１図のＡＤＣとの差のみを以下に説明する。

第１図のアナログ・シフト・レジスタ１８はＡＤＣｌ４
及びＤＡＣｌ ６の変換時間の合計に等しい遅延時間を
有する従来の遅延線で置換される。

第１図のサンプル保持回路１２の必要を排除するため、
第１及び第２ＡＤＣ１４及び２２に複数のストローブ比
較器が使用される。

第１ＡＤＣ１４及び第２ＡＤＣ２２はクロック端子２６
に加えるクロックパルスでストローブされる。

然し、減算器２０の遅延時間を補償するため、第２ＡＤ
Ｃ２２へのクロックパルスはその遅延時間が遅延線１８
′のそれよりも僅か長い遅延線２８で遅延されることに
留意されたい。

そこでＡＤＣｌ４及び２２の両者は互に対応する時間に
入力アナログ信号を変換する。

減算器即ち差動増巾器２０はこれら従来のＡＤＣには不
可欠なものであり、斯かる増巾器はドリフト及びその他
の変動による誤差を受ける。

ＡＤＣにアナログ素子を使用することは、前述したデジ
タル回路の利点を失う。

更に、特性の異なる遅延線を使用するので動作に誤差を
生じ易い。

従って本発明の目的は、構造が一層簡単で費用も安く尚
且つ動作が正確な改良された高速ＡＤＣの提供にある。

添付図を参照して、以下に本発明を説明する。

第３図は本発明による好適な一実施例の簡単にしたブロ
ック図であり、第４図は第３図の第１ＡＤＣに使用する
基準電圧源の路線的回路図であり、第５図は本発明に使
用する好適な遅延回路の路線的回路図である。

第３図で、入力端子１０に印加される入力アナログ信号
は直接第１ＡＤＣ１４に、また遅延回路１８ａを通って
第２ＡＤＣ２２にも加えられる。

ＡＤＣｌ ４及び２２は複数のラッチ比較器を含む従来
設計のものか又は日本の昭和５２年特許願第１４０２６
号（特開昭５２−９８４５６号に対り明細書に開示され
たものでもよい。

ＡＤＣｌ４もまた抵抗分圧器３０ａ・・・・・・・・・
３０ｎを有し、各比較器に基準レベルを与えるため、そ
の両端は基準電圧源±Ｖｒｅｆに接続される。

各比較器はそのアナログ入力端子に増巾器３４を通って
こねにクロック信号が印加されるとき付勢され且つラッ
チされる。

同様に、第２ＡＤＣ２２は各比較器に複数の基準レベル
を与えるため抵抗分圧器３２ａ・・・・・・・・・３２
ｍを有し、各比較器は遅延線１８ｂ及び増巾器３６を通
ってそれにクロックパルスが印加されるとき付勢される
。

然し、第１ＡＤＣ１４とは異なり、遅延線１８ａで遅延
されたアナログ入力信号は抵抗分圧器３２ａ・・・・・
・・・・３２ｍの一端に印加され、その他端は基準電流
源３８に接続され、電流源３８は種々の異なる正確に制
御された電流源を含むＤＡＣｌ ６から便利に導出され
る。

従って、ＡＤＣ２２の各比較器用の基準レベルは遅延し
た入力アナログ信号に応答するが、振巾は順次具なる。

ＤＡＣｌ６からのアナログ出力は各比較器の入力端子に
共通に加えられる。

第１及び第２ＡＤＣ１４及び２２からのデジタル出力は
予定の順序で緩衝増巾器２４に印加されるので、緩衝増
巾器２４から所定レベル及び振巾のデジタル出力が導出
される。

なお、こ＼で抵抗分圧器３２ａ・・・・・・・・・３２
ｍの一端に遅延回路１８ａで遅延されたアナログ入力信
号を印加し、その他端に基準電流源３８からの電流を供
給するようにしたのは以下の如き理由による。

すなわち、一般に実際の抵抗器は、本来の抵抗値のみで
なく、その物理的形状及び取付は位置前に応じたインダ
クタンスＬ及び容量Ｃ成分を有しており、これ等は使用
上回避できない問題である。

従って、このような抵抗器を使用して構成された抵抗分
圧器３２ａ・・・・・・・・・３２ｍにおいては、それ
等の成分を含む時定数により、入力信号の還移時間が短
い程、分圧された出力信号波形が入力信号波形に追従す
るのに時間を要する。

一方、デジタル−アナログ変換器１６の出力信号を見る
と、この出力信号はステップ状であり、そのステップの
遷移時間は、人力アナログ信号波形に関係なく、デジタ
ル−アナログ変換器自体の特性で決まる。

つまり、入力アナログ信号波形が、ゆるやかに変化した
としても、デジタル−アナログ変換器の出力信号は急激
な遷移のステップ状である。

また入力アナログ信号波形の変化が速くなれば、デジタ
ル−アナログ変換器の出力信号のステップ間隔が短かく
なる。

このようにデジタル−アナログ変換器１６の出力信号は
全体に遷移時間が短いものであり、従ってこのような出
力信号が抵抗分圧器３２ａ・・・・・・・・・３２ｍの
入力信号として供給されると、分圧された出力信号波形
が、上述の理由により、入力信号波形に追従し得なくな
り、応答が悪くなる。

そこで、本発明では、デジタル−アナログ変換器１６の
出力信号は、第２アナログ−デジタル変換器２２のラッ
チ比較器に供給し、抵抗分圧器３２ａ・・・・・・・・
・３２ｍには電流源３８からの基準電流及び遅延回路１
８ａで遅延された入力アナログ信号を供給し、これによ
ってアナログ−デジタル変換器が高速動作となるように
している。

本出願の譲受は人に譲渡された前述の日本の昭和５２年
特許願第１４０２６号明細書にはＡＤＣ１４及び２２の
構成及び動作が詳細に説明されているため、ここではそ
れらを省略する。

従って、以下第４及び第５図を参照して基準電圧源回路
及び遅延回路１８ａ、１８ｂの構成及び動作の両方を詳
細に説明する。

第４図で、演算増幅器４０の非反転入力端子は抵抗器４
２を通して接地され、反転入力端子は抵抗器４４．４６
の直列接続を介して負電圧源に接続される。

抵抗器４４．４６の共通接続点はツェナーダイオード４
８を介して演算増巾器４０の出力端子に且つ出力端子５
２に負の基準電圧−Ｖｒｅｆを得るために緩衝増巾器５
０即ち、電圧フォロワ増巾器にも接続される。

周囲温度に無関係にその温度をほぼ一定に維持するため
、ツェナーダイオード４８はそのカプセル内に設けた加
熱素子を有する。

ポテンショメータ５４をツェナーダイオード４８の両端
に接続する。

演算増巾器４０の反転入力端子き出力端子間に抵抗器５
６．５８を接続する。

抵抗器５６．５８の共通接続点は出力端子６２に正の基
準電圧＋Ｖｒｅｆを得るために緩衝増巾器６０に接続さ
れ且つ抵抗器６４を介してポテンショメータ５４の摺動
子にも接続される。

この特定の回路構成により基準電圧±Ｖｒｅｆを生じ、
その大きさは抵抗器４４．５６の抵抗を互に等しく選ぶ
ことでツェナーダイオード４８のツェナー電圧と等しく
なる。

基準電圧士Ｖｒｅｆは勿論第３図の第１ＡＤＣ１４のた
めに使用される。

端子５２の−Ｖｒｅｆは直接又は他の演算増巾器を介し
てこの基準電圧−Ｖｒｅｆに基づいて他の電圧を得て、
ＤＡＣ１６の電流源トランジスタ（図示せず）の基準ベ
ースバイアス電圧用に便利に使用できる。

第５図の遅延回路は、入力及び出力端子６６゜６８間に
縦続接続された３個の同じ遅延区分７０ａ、７Ｑｂ、７
０ｃより成る。

各遅延区分７０は小さいキャパシタ７２と中間タップの
あるコイル７４の直列成分と、インダクタ７６と固定及
び可変キャパシタ７８．８０の並列成分とより成る。

各遅延区分７０はＴ型ブリッジ回路を形成する。

キャパシタ８２を隣接する遅延区分と接地間に接続する
。

この遅延回路は第３図の両方の遅延回路１８ａ、１８ｂ
として利用できる。

この集中定数型遅延回路により良好な遅延及び高周波動
作特性の両方を与えることができる。

以上の説明から理解される如く、第１及び第２アナログ
−ディジタル変換器（ＡＤＣ）は複数のラッチ比較器を
夫々有しているので、第１図に示す如き従来の高速ＡＤ
Ｃに不可欠だったサンプル保持回路を必要としない。

更に、この特定の実施例によると、第２ＡＤＣ２２自体
で減算動作を行うので従来のＡＤＣに必要であったアナ
ログ減算器が不要となり、もって第１及び第２遅延回路
は同じ特性のものでよく、また第１及び第２ＡＤＣは抵
抗分圧器の両端に供給するレベル以外は同一のものでも
よく、よって構成が簡単となり、従来の如く互いに特性
の異なる遅延回路やＡＤＣを準備しなければならない取
扱い上の煩わしさ等も解消される。

第１ＡＤＣの各比較器用の基準レベルを得るためのツェ
ナー電圧の使用は、極めて正確且つ安定な変換を可能に
する。

本発明によるＡＤＣは構成簡単にして高速ＡＤＣであり
、２０ＭＨｚのサンプル速度又はそれ以上で動作できる
。

第２ＡＤＣの各ラッチ比較器の基準レベルは、入力アナ
ログ信号及び基準電流が供給される第２抵抗分圧器から
得ている。

よって各基準レベルは入力アナログ信号に応じて全体的
にシフトするが、各基準レベル間の差は入力アナログ信
号に関係なく一定であり、第２ＡＤＣの分解能は一定と
なる。

また、本発明においては、第２ＡＤＣ２２の抵抗分圧器
３２ａ・・・・・・・・・３２ｍには、電流源３８から
の基準電流及び遅延回路１８ａで遅延された入力アナロ
グ信号が供給されるので、急激なステップを含むＤＡＣ
１６の出力信号及び基準電流を抵抗分圧器３２ａ・・・
・・・３２ｍに供給する場合に比較して、その応答特性
が良好となり、一層高速のアナログ−デジタル変換器が
得られる。

以上は本発明の好適な一実施例のみについての説明であ
るが、当業者には本発明の要旨を逸脱せずに種々の変更
及び変形をなし得ることが理解される。

【図面の簡単な説明】

第１図は従来のＡＤＣの一例、第２図は従来のＡＤＣの
他の例、第３図は本発明によるアナログ−デジタル変換
器の好適な一実施例のブロック図、第４及び第５図は夫
々本発明に使用する基準電圧源及び遅延回路の路線的回
路図を示し、図中１２はサンプル保持回路、１４は第１
アナログ−デジタル変換器、１６はデジタル−アナログ
変換器、１８はアナログ・シフト・レジスタ、１８ａ。 １８ｂ、２８は遅延回路、２０は減算器、２２は第２ア
ナログ−デジタル変換器、２４は緩衝増巾器、３０ａ〜
３０ｎ 、３２ａ〜３２ｍは抵抗分圧器である。

Claims (1)

【特許請求の範囲】
1. １ 複数の基準レベルを発生する第１抵抗分圧器、及び
   クロック信号が供給され入力アナログ信号を上記第１抵
   抗分圧器から複数の基準レベルと夫々比較して上記入力
   アナログ信号の上位ビットのデジタル出力信号を発生す
   る複数のラッチ比較器を有する第１アナログ−デジタル
   変換器と、該第１アナログ−デジタル変換器からのデジ
   タル出力信号をアナログ信号に変換するデジタル−アナ
   ログ変換器と、上記入力アナログ信号を遅延させる第１
   遅延回路と、上記クロック信号を遅延させる第２遅延回
   路と、両端に基準電流及び上記第１遅延回路で遅延され
   た上記入力アナログ信号が夫々供給され、複数の基準レ
   ベルを発生する第２抵抗分圧器並びに上記第２遅延回路
   で遅延された上記クロック信号が供給され、上記デジタ
   ル−アナログ変換器からのアナログ出力信号を上記第２
   抵抗分圧器からの複数の基準レベルと夫々比較して上記
   入力アナログ信号の下位ビットのデジタル出力信号を発
   生する複数のラッチ比較器を有する第２アナログ−デジ
   タル変換器とを具えたアナログ−デジタル変換器。