JPS5951070B2 - アドレス変換装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、間接指定が可能なセグメントテーブルを使用
して論理アドレスから実アドレスヘの変換を行なう装置
に関する。

セグメンテーションを行なっているシステムに於いては
、論理アドレスから実アドレスヘの変換は例えば、第１
図に示す様なアルゴリズムにより、行なわれている。

即ち、システム内に１個定義されたＪテーブルポインタ
を用いてタスク名Ｊ−ＰによりＪテーブル（ＪＴＰ＋
Ｊ×４番地）及びＰテーブル（ＰＴＰ＋Ｐ×４番地）を
索引し、タスク記述ブロックをθ得る。

タスク記述ブロックにはその該当タスクの動作環境が全
て記述されており、その中の１エントリ−にＳＴＯ即ち
該タスクの論理空間と実空間とを定義付けるセグメント
テープルオリリンが格納されている。ここで該タスク内
で論理アドレス！５が与えられると、前記セグメントテ
ープルオリリン内のＳＴＷＡＰ（セグメントテーブルワ
ードアレイポインタ）と論理アドレスの上位４ビット
（Ｓ部）とにより、セグメントワードアレイの１エント
リーを得る（ＳＴＷＡＰ＋Ｓ×４番地）。次に該エント
リー内のＳＴＰ（セグメントテーブルポインタ）と論理
アドレスのＥ部により、セグメントテーブル内の１エン
トリーを得る （ＳＴＰ＋Ｅ×８番地）。このエントリ
ー内の情報ＢＡＳＥ（セグメントベース）が求める論理
アドレスに対応するセグメントのベースアドレスであり
、求める実アドレスはＢＡＳＥ＋Ｄ番地である。この様
なセグメンテーションの接合点は種々挙げられるが、そ
の中に「セグメントの共有」と「セグメントの結合」が
ある。

これらは何れも複数の異なるタスク間で同一セグメント
の参照を可能にするテタニックであり、前者は第２図に
示す様に共有するセグメントテーブルを準備し、Ｓ０＝
Ｓ１、且つ瓦＝Ｅ１が与えられた時に同一のセグメント
ベースＢＡＳＥｏが得られる様にセグメントテーブルワ
ードアレイを構成する。

また後者は第３図に示す様に、各タスク毎に全く独立の
セグメントテーブルワードアレイ及びセグメントテーブ
ルを構成し、特定のセグメントテーブルエントリーで結
合すべき他のセグメントテーブルエントリーを指定する
、いわゆる間接指定によるもので、この場合は一般に異
なるＳ及びＥで同一セグメントにアクセスすることが出
来る。この様な論理アドレスから実アドレスへの変換を
必要とする、いわゆる仮想記憶方式を採用している装置
に於いては一般的にその変換の為の記憶装置アタセスに
よるオーバヘットを減らす為に、３装置内にアドレス変
換レジスタを有する。

アドレス変換レジスタは論理アドレスとそれに対応する
実アドレスとの対を多数保持し、論理アドレスが与えら
れたとき、それと一致する論理アドレスと対になった実
アドレスを出力する。このアドレス３変換テーブルの従
来技術に於ける論理構成の一例を第４図に示す。上記の
様なアドレス変換レジスタを有する装置に於いて、例え
ば後述の第１表に示す型式のセグメントテーブル書換え
機能を有する命令、但し１ＧＲγ２の内容によって指定
された最初のセグメントテーブルエントリー（間接指定
であっても）を書替える命令が実行された場合を考える
。

この場合前記アドレス変換レジスタ内に該当するセグメ
ントが登録されている時には、それを無効化しなければ
ならない。然るに全く独立した（共有も結合もされてい
ない）セグメントに関しては、命令により指定されたＧ
Ｒ（γ２）の内容のＪ、Ｐ．Ｓ．Ｅとアドレス変換レジ
スタの論理部Ｊ、Ｐ．Ｓ．Ｅの全フィールドが一致した
エントリーを、また、第２図に示した共有セグメントに
関しては同じく論理部のＳ．Ｅのフィールドが一致する
エントリー全てをそれぞれ無効にすれば良い。しかし、
第３図に示した結合型のセグメントの直接指定セグメン
ト（第３図に於けるタスクＪ１，Ｐ１、空間内のセグメ
ント）のエントリーが書替えられる場合に第３図に於い
てＪ１Ｐ１空間でアドレス変換レジスタに登録されてい
るものに関しては前記独立又は共有セグメントと同様に
して無効化出来るが、タスクＪ。Ｐｏの空間で登録され
た対を知ることが出来ないので全ての対を無効化するか
、またはプログラムにより共有及び結合セグメントの管
理テーブルを作成し、別途アドレス変換レジスタの対を
無効化する為の命令を実行していた。本発明の目的は間
接指定セグメントにより指定されたセグメントテーブル
エントリーを変更してもアドレス変換レジスタの全エン
トリーを無効化することなく、また、プログラムによる
共有／結合セグメントの管理を必要とすることなく、ア
ドレス変換レジスタ内の必要最少限のエントリーを無効
化し、ハードウェア性能上及びソフトウエア設計上のオ
ーバヘットを軽減出来る様にした装置を堤供するもので
ある。本発明に関するアドレス変換装置に於けるアドレ
ス変換レジスタが保持する論理アドレスと、実アドレス
との対には更に例えば第５図に示す様にそのアドレス変
換過程に於いて間接指定セグメントテーブルエントリー
を使用したか否かを表示する間接表示ビットＩ及び、間
接指定セグメントテーブルエントリーを複数回使用した
か否かを表示する複数回表示ビットＵ並びに直接指定セ
グメントテーブルエントリーの実アドレスＬＯＣ、を保
持し、セグメント指定形式のセグメントテーブルエント
リーの内容を変更する命令（例えば第１表）が実行され
たとき、上記アドレス変換レジス夕内の該当するセグメ
ントの対を無効にすると共にアドレス変換レジスタ内の
全エントリーについて上記間接表示ビット、複数回表示
ビット及びセグメントテーブルエントリーの実アドレス
とをチエックし、間接指定が複数回使用されている対、
及び、間接指定がｌ回で且つセグメントテーブルエント
リーの実アドレスと命令により、指定されたセグメント
テーブルエントリーの実アドレスが一致する対を全て無
効とすることにより、前記欠点を解決する。

本発明の装置は、論理アドレスに対応して指示されるー
つの記憶位置に、少なくとも直接指定か間接指定かを示
す制御情報と実アドレスとを対としたセグメントテーブ
ルエントリーを複数対有するセグメントテーブルと、前
記論理アドレスによって指定されたセグメントテーブル
エントリーの中の制御情報が間接指定を示している場合
には、該セグメントテーブルエントリー内の実アドレス
は更なるセグメントテーブルエントリーを指定し、セグ
メントテーブルエントリーの中の制御情報が直接指定を
示す迄繰返し読出し、制御情報が直接指定を示している
場合に該セグメントテーブルエントリーの実アドレス及
びセグメントテーブルエントリー内の実アドレスとを出
力するアドレス変換手段と、前記論理アドレスと前記ア
ドレス変換手段で変換された前記論理アドレスに対応し
た実アドレスとの変換対を複数対有し、かつこの変換対
のそれぞれに前記アドレス変換手段による変換過程で間
接指定が使用されたか否かを表示する間接表示ビットと
、間接指定が２回以上使用されたか否かを表示する複数
回表示ビットと、前記アドレス変換手段の出力である直
接指定セグメントテーブルエントリーの実アドレスと、
それぞれの変換対有効性を表示する有効性表示ビットと
を含んで格納したアドレス変換レジスタとを含み、前記
論理アドレスによって指定された前記セグメントテーブ
ルエントリーを更新する命令を実行する際に、命令によ
って指定されたセグメントテーブルエントリーを更新す
ると共に、該論理アドレスに対応した前記アドレス変換
レジスタの有効性表示ビットを無効とし、更に、アドレ
ス変換レジスタ内の全エントリーについて上記間接表示
ビットが間接指定を表示していて、且つ、複数回表示ビ
ットが複数回を表示しているか又はセグメントテーブル
エントリーの実アドレスと命令により指定されたセグメ
ントテーブルエントリーの実アドレスが一致する変換レ
ジスタの有効性表示ビットを全て無効とすることを特徴
とする。

次に本発明の一実施例について、第６図を用いて説明す
る。但し、図中の命令レジスタＩＳＲ２には第１表で示
されたセグメントテーブルエントリー書換え命令がセッ
トされ、アドレス変換レジスタ１１の論理部１２及び実
部１３はそれぞれ第５図に示したと同様の構成であり、
ま゛た、アドレス変換回路１４は、タスク名ＪＰを保持
するレジスタ（ＴＳＲ）１を使用して第１図、第２図及
び第３図に示したアルゴリズムに従って論理アドレスを
実アドレスに変換する。

まず最初に通常の記憶装置１９を参照する場合について
説明する。

この場合は記憶装置への読み書き等の動作指定をリクエ
スト情報としてリクエストレジスタ７に、そのリクエス
トに付属する論理アドレスを論理アドレスレジスタ９に
、またそのリクエストが書込み動作指定のときは付属す
る書込みデータをライトデータレジスタ１０に設定し、
タスク名の切替えゲート８によりタスクレジスタ１を選
択してアドレス変換回路１４及びアドレス変換レジスタ
１１の論理部１２を索引し、論、理アドレスの項目Ｊ．
Ｐ．Ｓ．Ｅと一致するエントリーが存在すれば、その対
応する実部１３のエントリー内のＢＡＳＥ．ＣＯＮＴ．
ＳＩＺＥを読み出す，と共に、加算器１５により論理ア
ドレスのＤの値と、上記ＢＡＳＥとを加算して結果を実
アドレスレジスタ１７にセットし、またＣＯＮＴ及びＳ
ＩＺＥはアドレス変換回路１４に於いてチエツクされる
。但し、このＣＯＮＴ．ＳＩＺＥのチエックは本発明と
ｉ本質的には無関係であるので説明を省略する。またア
ドレス変換レジスタ１２内に一致するエントリーが存在
しない場合はアドレス変換回路１４に於いて、第１図、
第２図及び第３図に従ったアドレス変換を行なって指定
された論理アドレスに対応した直接指定セグメントテー
ブルエントリーを求め、あるアルゴリズムにより一義的
に決められるアドレス変換レジスタ１２の１エントリー
に対して、第５図に示した情報Ｊ．Ｐ．Ｓ．Ｅ．Ｖ＝１
、■、Ｕ．ＬＯＣの論理部及びＢＡＳＥ．ＪＣＯＮＴ．
ＳＩＺＥの実部を登録する。但し、前述した様に情報Ｊ
．Ｐ．Ｓ及びＥはタスクレジスタ１及び論理アドレスレ
ジスタ９により与えられ、Ｖは該エントリーの有効性を
表示する有効表示ビットであり１にセットされ、Ｉは上
記のアドレス変・換過程に於いて間接指定セグメントを
参照したときに値を１とし、Ｕはその間接指定セグメン
トを複数回参照したときに値を１とし、ＬＯＣは最終に
参照された直接指定のセグメントテーブルエントリーの
実アドレスとして与えられ、またＢＡＳＥ．ＳＩＺＥは
最終の直接指定のセグメントテーブルエントリー内の該
当フィールドの値が与えられ、ＣＯＮＴは全過程に於い
て参照されたセグメントテーブルエントリー内の制御情
報フィールドを合成した値が与えられる。

この様にしてアドレス変換レジスタ１１内に対応する論
理アドレスと実アドレスとの対が登録されると、前述の
一致エントリーが存在する場合と同様にして実アドレス
を求める。以上の様にして実アドレスレジスタ１７に実
アドレスが格納されると、リタエストレジスタ７の内容
をメモリリタエストレジスタ１６に、またライトデータ
レジスタ１０の内容をメモリライトデータレジスタ１８
にそれぞれセットし、記憶装置１９に対してアクセス要
求を送出する。

次に第１表に示すセグメントテーブルエントリーを書替
える命令が実行された場合の動作について説明する。

命令レジスタ２に命令語が読み出されるとまず命令コー
ド（０Ｐフィールド）をデコーダ３でデコードし、セグ
メントテーブルエントリー書替えの為のリクエストコー
ドをリクエストレジスタにセットする。

次にγ１フィールドの値により切替え回路５を通して汎
用レジスタ６からセグメントテーブルエントリー格納デ
ータ第１語を読み出しライトデータレジスタ１０に設定
する。ライトデータレジスタ１０が２語長であったら更
にγ１フィールドの値を加算器４により＋１し、同じく
切替え回路５により汎用レジスタ６からセグメントテー
ブルエントリー格納データ第２語目を読み出しライトデ
ータレジスタ１０の下位１語に設定する。次に命令レジ
スタ２のγ２フィールドより切替え回路５を通して汎用
レジスタ６からセグメントテーブルエントリーを指定す
る１語を読み出しそのＳ及びＥフィールドを論理アドレ
スレジス夕９の該当フィールドにセットし他のフィール
ドはＯとする。この様にして準備された要求を、アドレ
ス変換回路１４及びアドレス変換レジスタ１１に送出す
るが、このときに先に汎用レジスタ６から読み出してい
るセグメントテーブルエントリー指定のＪＰフィールド
を切替え回路８を通してアドレス変換回路１４に送出す
る。上記要求を受取るとアドレス変換回路１４は先ずア
ドレス変換レジスタ１１の全エントリーを索引し、その
Ｓ及びＥフィールドの一致するエントリーの有効性表示
ビット■をＯにする。

これは共有セダメントも含め、指定された論理の項目Ｓ
、Ｅに対応する対を無効とする為である。次に間接表示
ビットＩが１且つ複数回表示ビットＵが１のエントリー
の有効性表示ビットＶをＯにする。これは間接指定が複
数回使用されたセグメントであり、本命令により何れか
のセグメントテーブルエントリーが変更されるかも知れ
ないことから無効，化するものである。次に、論理アド
レスレジスタ９と、汎用レジスタ６から切替え回路８を
介して送出されたセグメント指定Ｓ．Ｅとタスク名ＪＰ
によりアドレス変換回路１４により該セグメントテーブ
ルエントリーの実アドレス（最初に求するセグメントテ
ーブルエントリーで直接指定セグメント及び間接指定セ
グメントの何れもあり得る）を第１図のアルゴリズムに
従って求める。その結果を実アドレスレジスタ１７にセ
ットすると共にアドレス変換レジスタ］１の全エントリ
ーを索引５し、間接表示ビットＩが１且つ複数回表示ビ
ットＵがＯであるエントリーのＬＯＣ１フィールドの内
容と上記の求めたセグメントテーブルエントリーの実ア
ドレスとを比較し、一致したエントリーの有効性表示ビ
ットＶをＯにする。これは間接指５定セグメントの指定
したセグメントテーブルエントリーの内容が変更になっ
たので該当する対を無効化する為である。次にリクエス
トレジスタ７の書込み指示情報をメモリリタエストレジ
スタ１６に、またライトデータレジスタ１０の内容をメ
モリライトデータレジスタ１８にそれぞれセットして記
憶装置１９に対し書込要求を送出する。

以上の様な構成を実現することにより、間接指定セグメ
ントに関しても矛盾なく無効化出来、且つた・゛１回の
みの間接指定のセグメントに関しては必要最少限の該当
する対のみを無効することが出来る。

本発明は以上説明した様に、アドレス変換レジスタの各
エントリー毎に間接表示ビットを持たせることにより、
セグメントテーブルエントリー変更時にアドレス変換レ
ジスタの全エントリーを一律無効にする必要がなく、更
に複数回指定表示ビツト及び直接指定セグメントのセグ
メントテーブルエントリー実アドレスを持つことにより
、た〜１回の間接指定セグメントに関して該当エントリ
ーのみ無効にすることが出来、アドレス変換レジスタの
無駄な無効化を減らす効果がある。

【図面の簡単な説明】

第１図は本発明に係る情報処理装置に於ける論理アドレ
スと実アドレスとの対応（タスク名も含め、）を示した
図であり、第２図は異なる２つのタスク間でのセグメン
トを共有した場合を、また第３図は２つのタスク間でセ
グメントを結合した場合を示した図である。 また、第４図は従来技術に於けるアドレス変換レジスタ
の構成を、第５図は、本発明の技術により構成されたア
ドレス変換レジスタをそれぞれ示し、更に、第６図には
本発明の一実施例を部分的にブロック図に示したもので
ある。］・・・・・・タスクレジスタ、２・・・・・・
命令レジスタ、３・・・・・・デコーダ、４・・・・・
・加算器、５・・・・・・切替え回路、６・・・・・・
汎用レジスタ、７・・・・・・リクエストレジスタ、８
・・・・・・切替え回路、９・・・・・・論理アドレス
レジスタ、１０・・・・・・ライトデータレジスタ、１
１・・・・・・アドレス変換レジスタ、１２・・・・・
・論理部、１３・・・・・・実部、１４・・・・・・ア
ドレス変換回路、１５・・・・・・加算器、１６・・・
・・・メモリリクエストレジスタ、１７・・・・・・実
アドレスレジスタ、１８・・・・・・メモリライトデー
タレジスタ、１９・・・・・・記憶装置、２０・・・・
・・Ｊテーブルポインタ、２１・・・・・・タスク名、
２２，３１，３３・・・・・・論理アドレス、２３・・
・・・・Ｊテーブル、２４・・・・・・セグメントアレ
イ、２５″， ２５″″，２５″″・・・・・・Ｐテー
ブル、２６・・・・・・セグメントテーブル、２７，
４３， ４４・・・・・・制御情報、２８・・・・・・
タスク記述ブロック、２９， ３７， ３８， ４１，
４２・・・・・・実アドレス、３０， ３２・・・・・
・セグメントテーブルアレイ、３４・・・・・・セグメ
ントテーブルワードアレイＯ、３５・・・・・・セグメ
ントテーブルワードアレイ１、３６， ４０・・・・・
・セグメントテーブル、３９・・・・・・間接指定セグ
メント、４０・・・・・・直接指定セグメント、４５，
４７・・・・・・論理部（キー部）、４６， ４８・
・・・・・実部（データ部）。

Claims (1)

【特許請求の範囲】
1. １ 論理アドレスに対応して指示される一つの記憶位置
   に、少なくとも直接指定か間接指定かを示す制御情報と
   実アドレスとを対としたセグメントテーブルエントリー
   を複数対有するセグメントテーブルと、前記論理アドレ
   スによって指定されたセグメントテーブルエントリーの
   中の制御情報が間接指定を示している場合には、該セグ
   メントテーブルエントリー内の実アドレスは更なるセグ
   メントテーブルエントリーを指定し、セグメントテーブ
   ルエントリーの中の制御情報が直接指定を示す迄繰返し
   読出し、制御情報が直接指定を示している場合に該セグ
   メントテーブルエントリーの実アドレス及びセグメント
   テーブルエントリー内の実アドレスとを出力するアドレ
   ス変換手段と、前記論理アドレスと前記アドレス変換手
   段で変換された前記論理アドレスに対応した実アドレス
   との変換対を複数対有し、かつこの変換対のそれぞれに
   前記アドレス変換手段による変換過程で間接指定が使用
   されたか否かを表示する間接表示ビットと、間接指定が
   ２回以上使用されたか否かを表示する複数回表示ビット
   と、前記アドレス変換手段の出力である直接指定セグメ
   ントテーブルエントリーの実アドレスと、それぞれの変
   換対有効性を表示する有効性表示ビットとを含んで格納
   したアドレス変換レジスタとを含み、前記論理アドレス
   によって指定された前記セグメントテーブルエントリー
   を更新する命令を実行する際に、命令によって指定され
   たセグメントテーブルエントリーを更新すると共に、該
   論理アドレスに対応した前記アドレス変換レジスタの有
   効性表示ビットを無効とし、更に、アドレス変換レジス
   タ内の全エントリーについて上記間接表示ビットが間接
   指定を表示していて、且つ、複数回表示ビットが複数回
   を表示しているか又はセグメントテーブルエントリーの
   実アドレスと命令により指定されたセグメントテーブル
   エントリーの実アドレスが一致する変換レジスタの有効
   性表示ビットを全て無効とすることを特徴とするアドレ
   ス変換装置。