JPS5955612A - ソ−ス結合型電界効果トランジスタ増巾回路 - Google Patents
ソ−ス結合型電界効果トランジスタ増巾回路Info
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- JPS5955612A JPS5955612A JP57166126A JP16612682A JPS5955612A JP S5955612 A JPS5955612 A JP S5955612A JP 57166126 A JP57166126 A JP 57166126A JP 16612682 A JP16612682 A JP 16612682A JP S5955612 A JPS5955612 A JP S5955612A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はソースを結合した差動増巾電界効果トランジス
タ対の各々の負荷にアクティブロードとして電界効果ト
ランジスタ（以下ＦＥＴと称す）を使用したＦＥＴ差動
増巾回路及びＦＥＴ増巾回路の各々のアクティブロード
としてＦＥＴを使用したソース結合ＦＥＴ論理回路（以
下５ＣＦＬ と称す）のソース結合型ＦＥＴ増巾回路
に係シ、大振中入力信号時リミッタ効果が高く出力波形
を劣化させないソース結合型ＦＥＴ増巾回路に関する。
タ対の各々の負荷にアクティブロードとして電界効果ト
ランジスタ（以下ＦＥＴと称す）を使用したＦＥＴ差動
増巾回路及びＦＥＴ増巾回路の各々のアクティブロード
としてＦＥＴを使用したソース結合ＦＥＴ論理回路（以
下５ＣＦＬ と称す）のソース結合型ＦＥＴ増巾回路
に係シ、大振中入力信号時リミッタ効果が高く出力波形
を劣化させないソース結合型ＦＥＴ増巾回路に関する。
（ｂ） 従来技術と問題点
従来ソース結合ＦＥＴ差動増巾回路及び５ＣＦＬでは負
荷にアクティブロードとしてＦＥＴを使用し、その飽和
ドレイン電流を共通ソースに接続される電流源の電流の
１／２程度に選ぶ方式がある。
荷にアクティブロードとしてＦＥＴを使用し、その飽和
ドレイン電流を共通ソースに接続される電流源の電流の
１／２程度に選ぶ方式がある。
この方式では負荷にアクティブロードを使用しているだ
め負荷抵抗は非常に大きく電源電圧が低くとも利得をか
せぐことが出来るが入力電圧の平衡点を基準として大振
巾の入力信号が入力すると出力波形に段が出来出力波形
が劣化する欠点がある０ 以下大振巾入力４Ｍ号時の出力波形劣化について説明す
る。
め負荷抵抗は非常に大きく電源電圧が低くとも利得をか
せぐことが出来るが入力電圧の平衡点を基準として大振
巾の入力信号が入力すると出力波形に段が出来出力波形
が劣化する欠点がある０ 以下大振巾入力４Ｍ号時の出力波形劣化について説明す
る。
第１図は従来例のＦＥＴ差動増巾回路の回路図、第２図
は第１図の回路で入力端子ＩＮ、をアースした場合、入
力端子ＩＮ、に入力する電圧Ｖ１の振巾が小さい場合（
Ａ領域）のＦＥＴ ＴＲ，の電流の静特性及び電圧ｖ１
が大きくなシＢ領域になった場合のＦＥＴＴＲ，の電流
の静特性、及び電圧ｖＩが更に大きくなりＣ領域になっ
た場合のＦＥＴＴＲ，の電流の静特性及びＦ ＥＴ Ｔ
Ｒ，又はＴＲ，の電流の静特性を示す静特性図、第３図
は第２図に対応して入力電圧ｖ１がＡ、Ｂ、Ｃ領域にな
った場合の出力電圧ＶＯＩ ｖｏ＋の電圧変化を示す特
性図、第４図は入力ＩＮ＋ Ｋ ｓｉｎｗａ）ｌｅの電
流が印加された場合の出力電圧Ｖ６１ Ｖａｔの波形を
示す特性図である。
は第１図の回路で入力端子ＩＮ、をアースした場合、入
力端子ＩＮ、に入力する電圧Ｖ１の振巾が小さい場合（
Ａ領域）のＦＥＴ ＴＲ，の電流の静特性及び電圧ｖ１
が大きくなシＢ領域になった場合のＦＥＴＴＲ，の電流
の静特性、及び電圧ｖＩが更に大きくなりＣ領域になっ
た場合のＦＥＴＴＲ，の電流の静特性及びＦ ＥＴ Ｔ
Ｒ，又はＴＲ，の電流の静特性を示す静特性図、第３図
は第２図に対応して入力電圧ｖ１がＡ、Ｂ、Ｃ領域にな
った場合の出力電圧ＶＯＩ ｖｏ＋の電圧変化を示す特
性図、第４図は入力ＩＮ＋ Ｋ ｓｉｎｗａ）ｌｅの電
流が印加された場合の出力電圧Ｖ６１ Ｖａｔの波形を
示す特性図である。
図中ＴＲ，〜ＴＲ，はＦＥＴ、＋ＶＤＤは正の電源電圧
、−Ｖｓｓｉｒ負の電源電圧、Ｖａｌ、 Ｖｏｙは出力
電圧、ｖｌは入力電圧を示す。
、−Ｖｓｓｉｒ負の電源電圧、Ｖａｌ、 Ｖｏｙは出力
電圧、ｖｌは入力電圧を示す。
入力電圧ｖｌの振巾が小さいＡ領域で動作する場合に付
説明するとＦＥＴＴＲ，ＴＲ，が平衡状態にある時（こ
の場合はＶ、＝Ｏ）のＦ’ＥＴＴＲ，の動作点は第２図
第３図のＤ点で電流はほぼ１ｍＡであ多出力電圧Ｖａ＋
はＶＤＤ／ ２である。このＤ点を中心にして入力電圧
■、の変化が小さい間（第２図のＯ±△■）は第２図第
３図のＦＥＴＴＲ，ＴＲ，の飽和電流領域であるＡ領域
で動作し通常の差動増巾器として動作する。
説明するとＦＥＴＴＲ，ＴＲ，が平衡状態にある時（こ
の場合はＶ、＝Ｏ）のＦ’ＥＴＴＲ，の動作点は第２図
第３図のＤ点で電流はほぼ１ｍＡであ多出力電圧Ｖａ＋
はＶＤＤ／ ２である。このＤ点を中心にして入力電圧
■、の変化が小さい間（第２図のＯ±△■）は第２図第
３図のＦＥＴＴＲ，ＴＲ，の飽和電流領域であるＡ領域
で動作し通常の差動増巾器として動作する。
しかし入力電圧Ｖ、がＡ領域一杯の所迄大きくなると、
ＦＥＴＴＲ，ＴＲ，の電流はＦＥＴＴＲ，、ＴＲ。
ＦＥＴＴＲ，ＴＲ，の電流はＦＥＴＴＲ，、ＴＲ。
３−
の飽和電流１ｍＡで押さえられしばらくの間は出力電圧
Ｖｅ＋ ＋ Ｖａｔは変化しない。
Ｖｅ＋ ＋ Ｖａｔは変化しない。
Ｄ点を中心にして入力端子Ｖ、の振巾が更に大きくなる
と、ＦＥＴＴＲ，ＴＲ４の飽和電流で押さえられていた
状態力、らはずわ、例えばＦＥＴＴＲ，、のゲートソー
ス間は正バイアスされゲートソース間には若干電流が流
れると、ＦＥＴＴＲ，の飽和電流が２ｍＡし、出力電圧
Ｖ、、 、 Ｖ。、は第５図のＢ領域に示す如く少さい
利得で変化するＯ Ｄ点を中心にして入力電圧ｖｌの振巾が更に大きくなる
と、例えばＦＥＴ ＴＲ，のゲートソース間は更に正バ
イアスされＦＥＴ ＴＲ，の内部のゲートソース間のダ
イオードを通して電流が流れＰＮジャンクション電位を
こえるため、第２図のＦＥＴＴルの電流の（Ｃ領域）に
示す如＜ 、ＦＥＴＴＲ，はドレイン電流が０になシピ
ンチ芽フする。従って出力電圧Ｖｏ＋ Ｖｏｗは変化し
ない。
と、ＦＥＴＴＲ，ＴＲ４の飽和電流で押さえられていた
状態力、らはずわ、例えばＦＥＴＴＲ，、のゲートソー
ス間は正バイアスされゲートソース間には若干電流が流
れると、ＦＥＴＴＲ，の飽和電流が２ｍＡし、出力電圧
Ｖ、、 、 Ｖ。、は第５図のＢ領域に示す如く少さい
利得で変化するＯ Ｄ点を中心にして入力電圧ｖｌの振巾が更に大きくなる
と、例えばＦＥＴ ＴＲ，のゲートソース間は更に正バ
イアスされＦＥＴ ＴＲ，の内部のゲートソース間のダ
イオードを通して電流が流れＰＮジャンクション電位を
こえるため、第２図のＦＥＴＴルの電流の（Ｃ領域）に
示す如＜ 、ＦＥＴＴＲ，はドレイン電流が０になシピ
ンチ芽フする。従って出力電圧Ｖｏ＋ Ｖｏｗは変化し
ない。
九
以上の状態をまとめ〃のが第３図で、Ａ領域で４−
は通常の差動増巾器として動作し、Ｂ領域へ移行する所
で出力電圧ＶｔＨＶＩＢが変化しない所かあ、９Ｂ領域
に移行すると低利得で出力電圧■。Ｉ■。、は変化しＣ
領域とガると出力電圧ＶＨＶ６＊は変化しない。
で出力電圧ＶｔＨＶＩＢが変化しない所かあ、９Ｂ領域
に移行すると低利得で出力電圧■。Ｉ■。、は変化しＣ
領域とガると出力電圧ＶＨＶ６＊は変化しない。
この第３図に示す特性を用い入力ＩＮｔに正弦波の入力
電圧を印加した場合の出力電圧Ｖ・、■、、の波形を示
したのが第４図で、振巾の小さい間は出力電圧Ｖ、、
Ｖ。、は利得の大きい変化をし、振巾が少し大きくなる
とイロハニに示す如く電圧は変化せず段が出来、振巾が
更に大きくなると利得の小さい変化をし、又更に振巾が
大きくなると出力電圧■１Ｖｏｗは飽和する。このイロ
ハニに示す如く段が出来出力電圧Ｖ＠Ｉ Ｖｕの波形は
劣化する欠点がある。
電圧を印加した場合の出力電圧Ｖ・、■、、の波形を示
したのが第４図で、振巾の小さい間は出力電圧Ｖ、、
Ｖ。、は利得の大きい変化をし、振巾が少し大きくなる
とイロハニに示す如く電圧は変化せず段が出来、振巾が
更に大きくなると利得の小さい変化をし、又更に振巾が
大きくなると出力電圧■１Ｖｏｗは飽和する。このイロ
ハニに示す如く段が出来出力電圧Ｖ＠Ｉ Ｖｕの波形は
劣化する欠点がある。
次に５ＣＦＬについて第５図第６図で説明する０第５図
は従来例の５ＣＦＬの回路図、第６図は第５図の回路を
図ヶ記号で示した図でおる０図中ＴＲ，’〜ＴＲ，’
、 ＴＲＩ’はＦＥＴ、 十ＶＤＤは正の電源電圧、−
Ｖｓｓは負の電源電圧、Ｖｒｅｆは闇値電圧を示す。
は従来例の５ＣＦＬの回路図、第６図は第５図の回路を
図ヶ記号で示した図でおる０図中ＴＲ，’〜ＴＲ，’
、 ＴＲＩ’はＦＥＴ、 十ＶＤＤは正の電源電圧、−
Ｖｓｓは負の電源電圧、Ｖｒｅｆは闇値電圧を示す。
第５図の５ＣＦＬは第６図の図記号で示す如き動作をす
るもので出力ＯＵＴ、ではオア回路、出力ＯＵＴ、では
ノア回路を構成し、差動出力か得られ、アクティブロー
ドを用いているので電源電圧＋ＶＤＤは低くてよく又入
力ＩＮ、 ＩＮ、に印加される矩形波状の電圧は閾値電
圧Ｖｒｅｆを中心にして大きい時は１”レベル少さい時
は１′０”レベルとして動作する。
るもので出力ＯＵＴ、ではオア回路、出力ＯＵＴ、では
ノア回路を構成し、差動出力か得られ、アクティブロー
ドを用いているので電源電圧＋ＶＤＤは低くてよく又入
力ＩＮ、 ＩＮ、に印加される矩形波状の電圧は閾値電
圧Ｖｒｅｆを中心にして大きい時は１”レベル少さい時
は１′０”レベルとして動作する。
而かし入力電圧の振巾が閾値電圧Ｖｒｅｆと尋しい平衡
状態を中心にして大きくなり、先にＦＥＴ差動増巾器の
例で説明した如くＡ領域を経てＢ領域に入るように々る
と出力ＯＵＴ、ＯＵＴ、の電圧波形は第４図の出力電圧
波形と同様に段が出来出力電圧波形が劣化する欠点を持
つ０ （ｃ） 発明の目的 本発明の目的は上記の欠点をなくシ、大振巾入力信号時
ＩＪ ミッタ効果が高く出力電圧波形を劣化させないソ
ース結合型Ｆ Ｆ、Ｔ増巾回路の提供にある０ （ｄ） 発明の構成 本発明は上記の目的を達成するために、ソースを結合し
た差動増巾ＦＥＴ対の各々の負荷にアクティブロードと
してＦＥＴを使用したＦＥＴ差動増巾回路及びＦＥＴ増
巾回路の各々のアクティブロードとしてＦＥＴを使用し
た５ＣＦＬにおいて、該各々のアクティブロード用ＦＥ
Ｔの飽和ドレイン電流が、該差動増巾ＦＥＴ対又は該Ｆ
ＥＴ増巾回路の共通ソースに接続される電流源の飽和電
流値と等しいかあるいは大きくシ、該各々のアクティブ
ロード用ＦＥＴに流れる電流を２つに分は一方を該差動
増巾ＦＥＴ対又は該ＦＥＴ増巾回路に他方を非線形特性
を有する電流源に流すようにし増巾用ＦＥＴから見た負
荷曲約を変化させ小振巾人力信号に対しては負荷抵抗を
高くシ、大振巾入力信号に対しては負荷抵抗を下げリミ
ッタ効果を高くし、出力電圧波形を良好にしたことを特
徴とする。
状態を中心にして大きくなり、先にＦＥＴ差動増巾器の
例で説明した如くＡ領域を経てＢ領域に入るように々る
と出力ＯＵＴ、ＯＵＴ、の電圧波形は第４図の出力電圧
波形と同様に段が出来出力電圧波形が劣化する欠点を持
つ０ （ｃ） 発明の目的 本発明の目的は上記の欠点をなくシ、大振巾入力信号時
ＩＪ ミッタ効果が高く出力電圧波形を劣化させないソ
ース結合型Ｆ Ｆ、Ｔ増巾回路の提供にある０ （ｄ） 発明の構成 本発明は上記の目的を達成するために、ソースを結合し
た差動増巾ＦＥＴ対の各々の負荷にアクティブロードと
してＦＥＴを使用したＦＥＴ差動増巾回路及びＦＥＴ増
巾回路の各々のアクティブロードとしてＦＥＴを使用し
た５ＣＦＬにおいて、該各々のアクティブロード用ＦＥ
Ｔの飽和ドレイン電流が、該差動増巾ＦＥＴ対又は該Ｆ
ＥＴ増巾回路の共通ソースに接続される電流源の飽和電
流値と等しいかあるいは大きくシ、該各々のアクティブ
ロード用ＦＥＴに流れる電流を２つに分は一方を該差動
増巾ＦＥＴ対又は該ＦＥＴ増巾回路に他方を非線形特性
を有する電流源に流すようにし増巾用ＦＥＴから見た負
荷曲約を変化させ小振巾人力信号に対しては負荷抵抗を
高くシ、大振巾入力信号に対しては負荷抵抗を下げリミ
ッタ効果を高くし、出力電圧波形を良好にしたことを特
徴とする。
（ｅ）発明の実施例
以下本発明の実施例につき図に従って説明する０第７図
は本発明の実施例のＦＥＴ差動増巾回路の回路図、第８
図は第７図の場合の出力電圧％、／７− に対応したＦＥＴＴＲ，及びＴＲ，の静特性及びＦＥＴ
ＴＲ，に流れる電流ｉの特性図、第９図は第８図の場合
の入力電圧ｖｌが変化した場合の出力電圧Ｖｏ＋ ’
Ｖａｔ ’の電圧変化を示す特性図、第１０図は第７図
の回路で入力電圧の変化に対する出力電圧の波形図であ
る。
は本発明の実施例のＦＥＴ差動増巾回路の回路図、第８
図は第７図の場合の出力電圧％、／７− に対応したＦＥＴＴＲ，及びＴＲ，の静特性及びＦＥＴ
ＴＲ，に流れる電流ｉの特性図、第９図は第８図の場合
の入力電圧ｖｌが変化した場合の出力電圧Ｖｏ＋ ’
Ｖａｔ ’の電圧変化を示す特性図、第１０図は第７図
の回路で入力電圧の変化に対する出力電圧の波形図であ
る。
図中第１図と同一機能のものは同一記号で示すＯＴＲ，
、ＴＲ，は同一特性のアクティブロードとしてのＦＥＴ
ＴＲ，、ＴＲ，は同一特性のＦＥＴでレペλ ルシフト用ダイオードＤ、、 ＤＩ （ＤＩ、 Ｄ、は
同一特性）とで非線形特性を持つ電流源を構成する。
、ＴＲ，は同一特性のアクティブロードとしてのＦＥＴ
ＴＲ，、ＴＲ，は同一特性のＦＥＴでレペλ ルシフト用ダイオードＤ、、 ＤＩ （ＤＩ、 Ｄ、は
同一特性）とで非線形特性を持つ電流源を構成する。
ｉ ＩはＦＥＴＴＲ，に流れる電流を示し、ＦＥＴＴＲ
，。
，。
ＴＲ，の飽和電流はＦＥＴＴＲ，の飽和電流と等しく２
ｍＡとしＦＥＴＴＲ，、ＴＲ，の飽和電流は１ｍＡ
とする。又第８図第９図のＥ点はＦＥＴ ＴＲ，、ＴＲ
，が平衡状態にある時のＦＥＴ ＴＲ，の電流点であ多
出力電圧■。、′■。、′の動作範囲の中心点である。
ｍＡとしＦＥＴＴＲ，、ＴＲ，の飽和電流は１ｍＡ
とする。又第８図第９図のＥ点はＦＥＴ ＴＲ，、ＴＲ
，が平衡状態にある時のＦＥＴ ＴＲ，の電流点であ多
出力電圧■。、′■。、′の動作範囲の中心点である。
又Ｙｅｓ ’ｙ Ｖｏｗ ’はＦＥＴＴＲ，、ＴＲ，
の出力電圧を示す。
の出力電圧を示す。
又入力ＩＮ、はアースされているものとして説明する。
８−
今出力電圧ｖ０．′に着目すると、第８図のａ ＝ ｂ
領域では出力電圧ｖ０．′は小さくダイオードＤ１のイ
ンピーダンスは大きいのでＦＥＴ ’ｒＲｍに流れる電
流は少さくな多出力電圧ＶＯＩ ’が０の時は０になる
。
領域では出力電圧ｖ０．′は小さくダイオードＤ１のイ
ンピーダンスは大きいのでＦＥＴ ’ｒＲｍに流れる電
流は少さくな多出力電圧ＶＯＩ ’が０の時は０になる
。
一方ＦＥＴ ＴＲ，に流れる電流ｉ、は、ＦＥＴＴＲ，
の飽和電流が２ｍＡであるので飽和電流に押さえられる
ことな（ＦＥＴ ＴＲ，に流れる電流が少さくなった分
だけ大きくな多出力電圧■。、′が０になった点でＦｉ
２ｍＡになる。
の飽和電流が２ｍＡであるので飽和電流に押さえられる
ことな（ＦＥＴ ＴＲ，に流れる電流が少さくなった分
だけ大きくな多出力電圧■。、′が０になった点でＦｉ
２ｍＡになる。
従ってこのａ〜ｂ領域ではＦＥＴ ＴＲ，は非飽和領域
にあるため負荷抵抗は少さく、ＦＥＴＴＲ，の負荷抵抗
は少さい。第８図のｂ −ｃ領域ではＦＬ’ＩＴＲ，、
ＴＲ＠共に飽和領域であるため共に負荷抵抗は太き（Ｆ
ＥＴ ＴＲ，の負荷抵抗は大きい。尚出力電圧ｖ０．′
が５点以上の場合はダイオードＤ１のインピーダンスは
ほぼ０と考えられる。
にあるため負荷抵抗は少さく、ＦＥＴＴＲ，の負荷抵抗
は少さい。第８図のｂ −ｃ領域ではＦＬ’ＩＴＲ，、
ＴＲ＠共に飽和領域であるため共に負荷抵抗は太き（Ｆ
ＥＴ ＴＲ，の負荷抵抗は大きい。尚出力電圧ｖ０．′
が５点以上の場合はダイオードＤ１のインピーダンスは
ほぼ０と考えられる。
第８図のｃｘｄ領域ではＦＥＴＴＲ，ＴＲ，共非飽和領
域でめるためＦＥＴ ＴＲ，の負荷抵抗は少さい。
域でめるためＦＥＴ ＴＲ，の負荷抵抗は少さい。
入力ＩＮ、 ＩＮ、の入力電圧が等しく例えば０でＦ
ＥＴＴＲ，、ＴＲ，が平衡状態にある時のＦＥＴ ＴＲ
。
ＥＴＴＲ，、ＴＲ，が平衡状態にある時のＦＥＴ ＴＲ
。
の電流ｉ、を出力電圧Ｖ０．′の変化する電圧範囲の中
点第８図のＥ点に選ぶことにより出力電圧Ｖ。Ｉ′Ｖｏ
、／は第９図に示す如く入力電圧Ｖ、が小振巾の間〔第
８図のｂ−ｃ領域〕はｂ ％ ｃ間に示す如くＦＥＴ
ＴＲ，ＴＲＩ （７）利得は大きく、出力電圧ｖ。ｌ′
Ｖｌ、′は急激に変化し入力電圧ｖＩの値が０よシ小さ
くな多出力電圧■。Ｉ’ Ｖａｔ ’が第８図のｃ −
ｄ領域、又は入力電圧Ｖ、の値が０よシ大きくな多出力
電圧ＶｔＪＶｏｗ ’が第８図のＢ−１）領域になると
ＦＥＴＴＲ５ｔＴＲ，の利得は減少し第９図のａ”−ｂ
、ｃｘｄ間に示す如くリミッタとして動作し、入力電圧
■１が上記より更に小さく又は大きくなると出力電圧Ｖ
。、′。
点第８図のＥ点に選ぶことにより出力電圧Ｖ。Ｉ′Ｖｏ
、／は第９図に示す如く入力電圧Ｖ、が小振巾の間〔第
８図のｂ−ｃ領域〕はｂ ％ ｃ間に示す如くＦＥＴ
ＴＲ，ＴＲＩ （７）利得は大きく、出力電圧ｖ。ｌ′
Ｖｌ、′は急激に変化し入力電圧ｖＩの値が０よシ小さ
くな多出力電圧■。Ｉ’ Ｖａｔ ’が第８図のｃ −
ｄ領域、又は入力電圧Ｖ、の値が０よシ大きくな多出力
電圧ＶｔＪＶｏｗ ’が第８図のＢ−１）領域になると
ＦＥＴＴＲ５ｔＴＲ，の利得は減少し第９図のａ”−ｂ
、ｃｘｄ間に示す如くリミッタとして動作し、入力電圧
■１が上記より更に小さく又は大きくなると出力電圧Ｖ
。、′。
Ｖｏ、′は０又は電源電圧ＶＤＤとなシ一定となる。
この第９図の特性を用い、入力電圧Ｖ、が大振巾の正弦
波で変化する場合出力電圧Ｖ。／ ｙｏ、 ／の波形を
示すと第１０図の如くリミッタ効果の大きな段のない波
形となシ波形は劣化せず又入力電圧Ｖ、が第９図のａ
−ｂ領域以上にな、？、ＦＥＴＴＲ，の電流が１ｍＡ以
上に々ると、ＦＥＴＴＲ，の飽和電流は２ｍＡであるの
でＦＥＴ ＴＲ，の電流は其の分減少し１ｍＡ以下にカ
シ又入力電圧■、が第９図のＣ〜ｄ領域以下にな、９
ＦＥＴ ＴＲ，の電流が１ｍＡ以下になるとＦＥＴＴＲ
，の電流は其の分増加し１ｍＡ以上となるので例えばＦ
ＥＴＴＲ，のゲートソース間には電流は流れずＦＥＴ
ＴＲ，を劣化させることはない０ このことＨＦ）〕Ｔ ＴＲ，についても云えることであ
るＯ 尚出力ＯＵＴ、ＯＵＴ、は、出力電圧Ｖ。ｌ’ Ｖｏｗ
’で示す点よりダイオードＤ、、Ｄ、を経た点であるの
で出力ＯＵ’Ｌ、ＯＵＴ、（７）出力電圧は、出力’ｍ
ＬＥＶ、、ｌ’Ｖｏ、／の電圧が第８図の５点以上であ
れば同じ電位を示し、ｂ点以下で冴、れば出力電圧Ｖｏ
＋ ” ＶＯ！’の電圧より急激に減少するが段が出来
るようなことはない。
波で変化する場合出力電圧Ｖ。／ ｙｏ、 ／の波形を
示すと第１０図の如くリミッタ効果の大きな段のない波
形となシ波形は劣化せず又入力電圧Ｖ、が第９図のａ
−ｂ領域以上にな、？、ＦＥＴＴＲ，の電流が１ｍＡ以
上に々ると、ＦＥＴＴＲ，の飽和電流は２ｍＡであるの
でＦＥＴ ＴＲ，の電流は其の分減少し１ｍＡ以下にカ
シ又入力電圧■、が第９図のＣ〜ｄ領域以下にな、９
ＦＥＴ ＴＲ，の電流が１ｍＡ以下になるとＦＥＴＴＲ
，の電流は其の分増加し１ｍＡ以上となるので例えばＦ
ＥＴＴＲ，のゲートソース間には電流は流れずＦＥＴ
ＴＲ，を劣化させることはない０ このことＨＦ）〕Ｔ ＴＲ，についても云えることであ
るＯ 尚出力ＯＵＴ、ＯＵＴ、は、出力電圧Ｖ。ｌ’ Ｖｏｗ
’で示す点よりダイオードＤ、、Ｄ、を経た点であるの
で出力ＯＵ’Ｌ、ＯＵＴ、（７）出力電圧は、出力’ｍ
ＬＥＶ、、ｌ’Ｖｏ、／の電圧が第８図の５点以上であ
れば同じ電位を示し、ｂ点以下で冴、れば出力電圧Ｖｏ
＋ ” ＶＯ！’の電圧より急激に減少するが段が出来
るようなことはない。
第１１図は本発明の別の実に例の５ＣＦＬの回路図であ
る。
る。
［凶中第５図と同一機能のものは同一記号で示すＯＴＲ
，’−ＴＲ，’はＦＥＴ、 Ｄ、’ Ｄ、’は同一特性
のレベルシフト用ダイオードでＦＥＴ ’ｒＲａ’ Ｔ
Ｒ，’と共に非１１− 線形特性を持つ電流源を構成する。
，’−ＴＲ，’はＦＥＴ、 Ｄ、’ Ｄ、’は同一特性
のレベルシフト用ダイオードでＦＥＴ ’ｒＲａ’ Ｔ
Ｒ，’と共に非１１− 線形特性を持つ電流源を構成する。
第１１図で第５図と異なる点はアクティブロードとして
のＦＥＴ ＴＲ，’ ＴＲＹ’の飽和電流を電流源ＦＥ
Ｔ ＴＲ，’の飽和電流例えば２ｍＡと等しいが以上に
し１、ダイオードＤ、’ ＦＥＴ ＴＲ，’及びダイオ
ードＤ、’ ＦＥＴ ＴＲ，’よりなる非線形特性を持
つ電流源を追加した点である。
のＦＥＴ ＴＲ，’ ＴＲＹ’の飽和電流を電流源ＦＥ
Ｔ ＴＲ，’の飽和電流例えば２ｍＡと等しいが以上に
し１、ダイオードＤ、’ ＦＥＴ ＴＲ，’及びダイオ
ードＤ、’ ＦＥＴ ＴＲ，’よりなる非線形特性を持
つ電流源を追加した点である。
第１１図の場合ＦＥＴ ＴＲ，’、 ＴＲ，’、 ＴＲ
，’の負荷抵抗の変化は裁７図の回路で第８図で説明し
たと同様でＩＮ、 ＩＮ、の入力電圧が閾値電圧Ｖｒｅ
ｆ と等しい平衡状態から離れて大振巾の°゛１”レベ
ル又は０”レベルの矩形波となってもリミッタ効果は高
く、出力ＯＵＴ、ＯＵＴ、の出力電圧波形には段を生じ
ない矩形波とな多出力波形を劣化することは々く又ＦＥ
Ｔ ＴＲＩ ’、 ＴＲｔ”、 ＴＲ−’のゲートソー
ス間に′６流を流すこともないのでＦＥＴＴＲ，’、Ｔ
Ｒ，，”、ＴＲ，’を劣化さすこともない。
，’の負荷抵抗の変化は裁７図の回路で第８図で説明し
たと同様でＩＮ、 ＩＮ、の入力電圧が閾値電圧Ｖｒｅ
ｆ と等しい平衡状態から離れて大振巾の°゛１”レベ
ル又は０”レベルの矩形波となってもリミッタ効果は高
く、出力ＯＵＴ、ＯＵＴ、の出力電圧波形には段を生じ
ない矩形波とな多出力波形を劣化することは々く又ＦＥ
Ｔ ＴＲＩ ’、 ＴＲｔ”、 ＴＲ−’のゲートソー
ス間に′６流を流すこともないのでＦＥＴＴＲ，’、Ｔ
Ｒ，，”、ＴＲ，’を劣化さすこともない。
（ｆ）発明の効果
以上詳細に説明せる如く本発明によれば小信号入力に対
しては利得が大きく大信号入力に対して一１２＝ はリミッタ効果が大きく出力波形を劣化さすことがなく
、又大信号入力時に増巾用ＦＥＴのゲートソース間に電
流が流れることがないので信頼性が向上する効果がある
。
しては利得が大きく大信号入力に対して一１２＝ はリミッタ効果が大きく出力波形を劣化さすことがなく
、又大信号入力時に増巾用ＦＥＴのゲートソース間に電
流が流れることがないので信頼性が向上する効果がある
。
第１図は従来例のソース結合電界効果トランジスタ差動
増巾回路の回路図、第２図は第１図の回路の各電界効果
トランジスタの静特性図、第３図は第２図に対応して入
力電圧■、の変化に対する出力電圧ＶＯＩ Ｉ Ｖａｔ
の電圧変化を示す特性図、第４図は入力電圧の変化に対
する出力電圧の波形図、第５図は、従来例のソース結合
電界効果トランジスタ論理回路の回路図、第６図は第５
図の回路の図記号、第７図は本発明の実施例のソース結
合電界効果トランジスタ差動増巾回路の面略図、第８図
は第７図の回路の各電界効果トランジスタの静特性図、
第９図は第８図に対応して入力電圧■、の変化に対する
出力電圧ｖ、、’ｖ。、′の電圧変化を示す特性図、第
１０図は第７図の回路で入力電圧の変化に対する出力電
圧の波形図、第１１図は本発明の実施例のソース結合電
界効呆トランジスタ論理回路の回路図を示す。 図中ＴＲ，〜ＴＲ，，ＴＲ，’−ＴＲ，′、ＴＲ，’は
Ｆ Ｅ Ｔ 。 ＤＩ、 Ｄ１′、ＤＩ、 Ｄｌ’はダイオード、＋■Ｄ
Ｄは正の電源電圧、−Ｖｓｓは負の電源電圧、ＶＯＩ
＋ ＶＯＩ Ｈｖａ＋’ ｖｏｗ’は出力電圧、■、は
入力電圧、Ｖｒｅｆは閾値電圧、を示す。 １５− 第１図 第２の ｏ １ 第ダ図 −７０− 第Ｚ図 手続補正書（方式） １．事件の表示 昭和９７年持許願第１を乙／２ｚ 号 ３、補正をする省 事件との関係 特許出願人 住所 神奈川県用崎市中原区」−小円中１０１５番地（
５２２）名称富士通株式会社 ４ 代 理 人 住所 神奈川県川崎市中
原区上小田中１０１５番地富士通株式会社、内 昭り付年ρ月２２日ｆ発送日） ６ 補正により増力１１する発明の数なし７、補 正
の 対 象図面第＋図および第１０図８、補正の内容別
紙０通り
増巾回路の回路図、第２図は第１図の回路の各電界効果
トランジスタの静特性図、第３図は第２図に対応して入
力電圧■、の変化に対する出力電圧ＶＯＩ Ｉ Ｖａｔ
の電圧変化を示す特性図、第４図は入力電圧の変化に対
する出力電圧の波形図、第５図は、従来例のソース結合
電界効果トランジスタ論理回路の回路図、第６図は第５
図の回路の図記号、第７図は本発明の実施例のソース結
合電界効果トランジスタ差動増巾回路の面略図、第８図
は第７図の回路の各電界効果トランジスタの静特性図、
第９図は第８図に対応して入力電圧■、の変化に対する
出力電圧ｖ、、’ｖ。、′の電圧変化を示す特性図、第
１０図は第７図の回路で入力電圧の変化に対する出力電
圧の波形図、第１１図は本発明の実施例のソース結合電
界効呆トランジスタ論理回路の回路図を示す。 図中ＴＲ，〜ＴＲ，，ＴＲ，’−ＴＲ，′、ＴＲ，’は
Ｆ Ｅ Ｔ 。 ＤＩ、 Ｄ１′、ＤＩ、 Ｄｌ’はダイオード、＋■Ｄ
Ｄは正の電源電圧、−Ｖｓｓは負の電源電圧、ＶＯＩ
＋ ＶＯＩ Ｈｖａ＋’ ｖｏｗ’は出力電圧、■、は
入力電圧、Ｖｒｅｆは閾値電圧、を示す。 １５− 第１図 第２の ｏ １ 第ダ図 −７０− 第Ｚ図 手続補正書（方式） １．事件の表示 昭和９７年持許願第１を乙／２ｚ 号 ３、補正をする省 事件との関係 特許出願人 住所 神奈川県用崎市中原区」−小円中１０１５番地（
５２２）名称富士通株式会社 ４ 代 理 人 住所 神奈川県川崎市中
原区上小田中１０１５番地富士通株式会社、内 昭り付年ρ月２２日ｆ発送日） ６ 補正により増力１１する発明の数なし７、補 正
の 対 象図面第＋図および第１０図８、補正の内容別
紙０通り
Claims (1)
- 【特許請求の範囲】 １、 ソースを結合した差動増巾電界効果トランジスタ
対の各々の負荷にアクティブロードとして電界効果トラ
ンジスタを使用した電界効果トランジスタ差動増巾回路
において、該各々のアクティブロード用電界効果トラン
ジスタの飽和ドレイン電流が該差動増巾電界効果トラン
ジスタ対の共通ソースに接続される電流源の飽和電流値
と等しいかしるいは大きくシ、該各々のアクティブロー
ド用電界効果トランジスタに流れる電流を２つに分は一
方を該差動増巾電界効果トランジスタ対に他方を非線形
特性を有する電流源に流すようにしたことを特徴とする
ソース結合温電界効果トランジスタ増巾回路。 ２、電界効果トランジスタ増巾回路の各々のアクティブ
ロードとして霊界効果トランジスタを使用したソース結
合電界効果トランジスタ論理回路において、該各々のア
クティブロード用電界効果トランジスタの飽和ドレイン
電流が該電界効果トランジスタ増巾回路の共通ソースに
接続される電流源の飽和電流値と等しいかあるいは大き
くし該各々のアクティブロード用電界効果トランジスタ
に流れる電流を２つに分は一方を該電界効果トランジス
タ増巾回路に他方を非線形特性を有する電流源に流すよ
うＫしたことを特徴とするソース結合型電界効果トラン
ジスタ増巾回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166126A JPS5955612A (ja) | 1982-09-24 | 1982-09-24 | ソ−ス結合型電界効果トランジスタ増巾回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166126A JPS5955612A (ja) | 1982-09-24 | 1982-09-24 | ソ−ス結合型電界効果トランジスタ増巾回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955612A true JPS5955612A (ja) | 1984-03-30 |
| JPH0115203B2 JPH0115203B2 (ja) | 1989-03-16 |
Family
ID=15825510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166126A Granted JPS5955612A (ja) | 1982-09-24 | 1982-09-24 | ソ−ス結合型電界効果トランジスタ増巾回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955612A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220421A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | 差動論理回路の基準電圧回路 |
| JPH02266715A (ja) * | 1989-03-07 | 1990-10-31 | Kogo Denno Kofun Yugenkoshi | Ｍｏｓアナログ増幅器及びｃｍｏｓ定常電流源 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51105749A (ja) * | 1975-03-14 | 1976-09-18 | Nippon Electric Co | |
| JPS5260552A (en) * | 1975-11-12 | 1977-05-19 | Ibm | Constanttgain differential amplifier |
-
1982
- 1982-09-24 JP JP57166126A patent/JPS5955612A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51105749A (ja) * | 1975-03-14 | 1976-09-18 | Nippon Electric Co | |
| JPS5260552A (en) * | 1975-11-12 | 1977-05-19 | Ibm | Constanttgain differential amplifier |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220421A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | 差動論理回路の基準電圧回路 |
| JPH02266715A (ja) * | 1989-03-07 | 1990-10-31 | Kogo Denno Kofun Yugenkoshi | Ｍｏｓアナログ増幅器及びｃｍｏｓ定常電流源 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0115203B2 (ja) | 1989-03-16 |
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