JPS5955627A - Ｍｏｓ回路 - Google Patents
Ｍｏｓ回路Info
- Publication number
- JPS5955627A JPS5955627A JP57167204A JP16720482A JPS5955627A JP S5955627 A JPS5955627 A JP S5955627A JP 57167204 A JP57167204 A JP 57167204A JP 16720482 A JP16720482 A JP 16720482A JP S5955627 A JPS5955627 A JP S5955627A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- voltage
- transistor
- drain
- surge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳ回路、就中、電源電圧ＶＤＤにサージ電
圧が侵入して来た時のパンチスルー現象に依る熱破壊を
防止する為の手段を施したＭＯＳ回路に関する。
圧が侵入して来た時のパンチスルー現象に依る熱破壊を
防止する為の手段を施したＭＯＳ回路に関する。
最近、微細加工技術の進歩に伴って、たとえばＭＯ８集
積回路において素子寸法は飛躍的に低減してきた。この
ためスケーリング則に従ってデバイスの性能は年々向上
している。ところがこの反面、ショートチャンネル化に
伴ってパンチスルー耐圧の劣化、ホットエレクトロンな
どの問題点が生じてきた。
積回路において素子寸法は飛躍的に低減してきた。この
ためスケーリング則に従ってデバイスの性能は年々向上
している。ところがこの反面、ショートチャンネル化に
伴ってパンチスルー耐圧の劣化、ホットエレクトロンな
どの問題点が生じてきた。
この問題に関してパンチスルー耐圧の改善には拡散層の
深さＸｊを小さくする。チャンネル部の不純物濃度を高
くするため二重イオン打込みをする、などが有効である
がショートチャンネル化が進むにつれてパンチスルー耐
圧向上にも限界がある。
深さＸｊを小さくする。チャンネル部の不純物濃度を高
くするため二重イオン打込みをする、などが有効である
がショートチャンネル化が進むにつれてパンチスルー耐
圧向上にも限界がある。
また外部からのノイズ、例えば雷に依る誘導、電源不整
合等に依るパルス巾、１μＳ〜１Ｓ、パルスジ９高値２
０Ｖ〜５０■、のスパイクノイズが発生すると、電源端
子ではその端子とデバイスとの間のインピーダンスが低
いため、有効な保護回路を設けるのが困難であったので
、電源電圧ＶＤＤを下げるだけの対策では余り意味を持
たない。
合等に依るパルス巾、１μＳ〜１Ｓ、パルスジ９高値２
０Ｖ〜５０■、のスパイクノイズが発生すると、電源端
子ではその端子とデバイスとの間のインピーダンスが低
いため、有効な保護回路を設けるのが困難であったので
、電源電圧ＶＤＤを下げるだけの対策では余り意味を持
たない。
第１図に従来回路が示されており、（ＥＴ）はスイッチ
ング動作をするエンハンスメント型ＭＯＳトランジスタ
、（ＤＴ）は負荷として働くデプレッション型ＭＯ３）
ランジスタである。ここでサージ電圧■Ｓが生じ、電源
電圧ＶＤＤ及び入力電圧■ＩＮが夫々、 ＶＤＤ＝ＶＳ Ｖ工Ｎ、＝ＶＳの状態になると
、（ＦＪＴ）はＯＮ抵抗が非常に小さくなる為に（ＤＴ
）において、ゲート、ソース間電圧ＶＧＳ、及びドレイ
ン、ソース間電圧ＶＤＳが、ＶＧＳ＝ＯｖＤｓ；ｖｓ となり、大きなパンチスルー電流が流れて熱破壊が最も
生じやすくなる。
ング動作をするエンハンスメント型ＭＯＳトランジスタ
、（ＤＴ）は負荷として働くデプレッション型ＭＯ３）
ランジスタである。ここでサージ電圧■Ｓが生じ、電源
電圧ＶＤＤ及び入力電圧■ＩＮが夫々、 ＶＤＤ＝ＶＳ Ｖ工Ｎ、＝ＶＳの状態になると
、（ＦＪＴ）はＯＮ抵抗が非常に小さくなる為に（ＤＴ
）において、ゲート、ソース間電圧ＶＧＳ、及びドレイ
ン、ソース間電圧ＶＤＳが、ＶＧＳ＝ＯｖＤｓ；ｖｓ となり、大きなパンチスルー電流が流れて熱破壊が最も
生じやすくなる。
即ち（ＤＴ）が飽和領域にある時、そのドレイン電流工
ｄは、ゲイン定数をＢ、（ＤＴ）の閾値電圧をＶＴとし
た時、 ｚ 工ｄ＝−ＶＴ で与えられる。今代表的例としてチャンネル長とチャン
ネル中とが等しいトランジスタを考え、３２ Ｂ＝０．０４Ｘ１０ Ａ／Ｖ ＶＴ＝−２Ｖと
すると、 ＝０．０８Ｘ１０ （Ａ） となる。通常の使用状態に於いてはこの程度の電流値で
あるが、上記したようにスパイクが加わるとパンチスル
ー電流はこの値よりも数桁増加してしまう。
ｄは、ゲイン定数をＢ、（ＤＴ）の閾値電圧をＶＴとし
た時、 ｚ 工ｄ＝−ＶＴ で与えられる。今代表的例としてチャンネル長とチャン
ネル中とが等しいトランジスタを考え、３２ Ｂ＝０．０４Ｘ１０ Ａ／Ｖ ＶＴ＝−２Ｖと
すると、 ＝０．０８Ｘ１０ （Ａ） となる。通常の使用状態に於いてはこの程度の電流値で
あるが、上記したようにスパイクが加わるとパンチスル
ー電流はこの値よりも数桁増加してしまう。
本発明はこのような問題点に鑑みて為されたものであり
、電源電圧ＶＤＤからのサージ電圧に対する保護対策を
目的としている。
、電源電圧ＶＤＤからのサージ電圧に対する保護対策を
目的としている。
本発明の原理はサージ電流が流れた時に負荷ＭＯＳ）ラ
ンジスタのゲート・ソース間電圧ＶＧＳを負のバイアス
とする事でサージ電流を小さくするところにある。即ち
、第１図に示した従来構成の場合、ＶＧＳはＯｖである
ので、第２図の負荷ＭＯ８）ランジスタ（ＤＴ）のＶ−
１特性図の曲線Ａで示すようにサージ電圧ｖＳが加わる
と大きなサージ電流Ｉｓが流れてしまう。一方、Ｖ Ｇ
Ｓを負のバイアス（−６，２５Ｖ）とする事に依って
曲線Ｂで示す如く、同じサージ電圧ｖＳが印加された時
に流れる電流は曲線Ａのサージ電流工Ｓより極端に低く
なる。
ンジスタのゲート・ソース間電圧ＶＧＳを負のバイアス
とする事でサージ電流を小さくするところにある。即ち
、第１図に示した従来構成の場合、ＶＧＳはＯｖである
ので、第２図の負荷ＭＯ８）ランジスタ（ＤＴ）のＶ−
１特性図の曲線Ａで示すようにサージ電圧ｖＳが加わる
と大きなサージ電流Ｉｓが流れてしまう。一方、Ｖ Ｇ
Ｓを負のバイアス（−６，２５Ｖ）とする事に依って
曲線Ｂで示す如く、同じサージ電圧ｖＳが印加された時
に流れる電流は曲線Ａのサージ電流工Ｓより極端に低く
なる。
第３図に本発明に係るＭＯ８回路が示されており、ドレ
インを電源（ＶＤＤ）に接続したデプレッシ日ソ型の負
荷ＭＯ８）ランジスタ（ＤＴ）のソースト、エンハンス
メント型のスイッチツクＭＯＳトランジスタ（ＥＴ）の
ドレインとの間に抵抗（Ｆ？）を挿入接続し、負荷トラ
ンジスタ（ＤＴ）のゲートをスイッチングトランジスタ
（ＥＴ）のドレインに接続している。そしてこの抵抗に
）は該抵抗侃）での電圧降下（工Ｒｄｒｏｐ）が５０ｍ
Ｖ以上となる抵抗値に選ばれる。即ち回路定数等を全て
第１図に示したものの場合、電圧降下（工Ｒｄｒｏｐ）
が５０ｍＶの時、 ただし、Ｖｘは負荷トランジスタ（［Ｔ）のドレイン電
位である。
インを電源（ＶＤＤ）に接続したデプレッシ日ソ型の負
荷ＭＯ８）ランジスタ（ＤＴ）のソースト、エンハンス
メント型のスイッチツクＭＯＳトランジスタ（ＥＴ）の
ドレインとの間に抵抗（Ｆ？）を挿入接続し、負荷トラ
ンジスタ（ＤＴ）のゲートをスイッチングトランジスタ
（ＥＴ）のドレインに接続している。そしてこの抵抗に
）は該抵抗侃）での電圧降下（工Ｒｄｒｏｐ）が５０ｍ
Ｖ以上となる抵抗値に選ばれる。即ち回路定数等を全て
第１図に示したものの場合、電圧降下（工Ｒｄｒｏｐ）
が５０ｍＶの時、 ただし、Ｖｘは負荷トランジスタ（［Ｔ）のドレイン電
位である。
この６２５Ωの抵抗値を有する抵抗ＣＲＩは低濃度イオ
ン注入抵抗を採用すれば容易に製造する事が出来る。
ン注入抵抗を採用すれば容易に製造する事が出来る。
次に本発明回路に於ける動作について考えてみる。通常
の動作時に於いてはドレイン電流工ｄは、１ ０．０４Ｘ１０ ＝ （−０，０５＋ ２）＝０．０７６
Ｘ１０ （Ａ） 第１図に示した従来回路に於けるドレイン電流■ｄは０
．０８ｍＡであり、本発明回路に於けるそれは０．０７
６ｍＡで、殆んど変化なく、通常動作としては本発明回
路での遅延劣化は餌視出来るであろう。
の動作時に於いてはドレイン電流工ｄは、１ ０．０４Ｘ１０ ＝ （−０，０５＋ ２）＝０．０７６
Ｘ１０ （Ａ） 第１図に示した従来回路に於けるドレイン電流■ｄは０
．０８ｍＡであり、本発明回路に於けるそれは０．０７
６ｍＡで、殆んど変化なく、通常動作としては本発明回
路での遅延劣化は餌視出来るであろう。
一方、サージ電圧ｖＳが印加された場合、例えばサージ
電流工Ｓが１０ｍＡ流れた場合、抵抗（５）での電圧降
下工ＲｄｒＯｐは、 工Ｒｄｒｏｐ＝ＶＸ−Ｖｏｕｔ ＝ＲＸ工５ ＝６２５Ｘ１０Ｘ１０ ＝６．２５Ｖこれは負荷Ｍ
ＯＳ）ランジスタ（ＤＴ）のゲート・７−Ｘ間電圧ＶＧ
ＳがＯＶから−６，２５■に、またドレイン・ソース間
電圧ＶＤＳがサージ電圧■Ｓから、ＶＳ−６，２５（ｖ
）になった事を意味している。
電流工Ｓが１０ｍＡ流れた場合、抵抗（５）での電圧降
下工ＲｄｒＯｐは、 工Ｒｄｒｏｐ＝ＶＸ−Ｖｏｕｔ ＝ＲＸ工５ ＝６２５Ｘ１０Ｘ１０ ＝６．２５Ｖこれは負荷Ｍ
ＯＳ）ランジスタ（ＤＴ）のゲート・７−Ｘ間電圧ＶＧ
ＳがＯＶから−６，２５■に、またドレイン・ソース間
電圧ＶＤＳがサージ電圧■Ｓから、ＶＳ−６，２５（ｖ
）になった事を意味している。
以上の動作を第２図のＶ−工特性図で見る。サージ電流
工Ｓを一定と考えると、抵抗（５）の挿入がない従来回
路ではゲート・ソース間電圧ＶＧＳは零でサージ電圧■
Ｓはａ点である。ところが６２５０の抵抗（ロ）を加え
る事に依って、ゲート・ソース間電圧ＶＧＳは−６，２
５１となり、ブレークダウンした時のドレイン・ソース
間電圧ＢＶＤＳはｂ点になり、実際のサージ電圧■Ｓは
これに電圧降下分６．２５１を加えた値となり、同じサ
ージ電流を流すには、抵抗（Ｒ）を挿入する事に依って
非常に大きなサージ電圧が得られる事になる。特に負荷
ＭＯ８）ランジスタ（ＤＴ）がデプレッシ日ン型である
ので、ゲート・ソース間電圧ｖＧＳを負にきくする事が
出来る。
工Ｓを一定と考えると、抵抗（５）の挿入がない従来回
路ではゲート・ソース間電圧ＶＧＳは零でサージ電圧■
Ｓはａ点である。ところが６２５０の抵抗（ロ）を加え
る事に依って、ゲート・ソース間電圧ＶＧＳは−６，２
５１となり、ブレークダウンした時のドレイン・ソース
間電圧ＢＶＤＳはｂ点になり、実際のサージ電圧■Ｓは
これに電圧降下分６．２５１を加えた値となり、同じサ
ージ電流を流すには、抵抗（Ｒ）を挿入する事に依って
非常に大きなサージ電圧が得られる事になる。特に負荷
ＭＯ８）ランジスタ（ＤＴ）がデプレッシ日ン型である
ので、ゲート・ソース間電圧ｖＧＳを負にきくする事が
出来る。
尚、第１図に示した回路構成に於いても幾許かの寄生抵
抗は存在している。そこで−例として１０Ω／口のＮ
層で巾が５μｍ１長さが２０μｍの距離があったとする
と、寄生抵抗ｒは、０ ｒ＝ １０ Ｘ −＝ ４００ この抵抗値から ＶＸ−Ｖｏｕｔ＝工ｄ−ＩＲ ＝０．０８Ｘ１０ Ｘ４０ ＝ ５．２ Ｘ １０ ｖ となり、ゲート・ソース間電圧ＶＧＳの−３，２ｍＶは
無視し得る程小さく、サージ電圧に対する保護対策とし
てはこの程度の寄生抵抗は同等意味を持たないものであ
る。
抗は存在している。そこで−例として１０Ω／口のＮ
層で巾が５μｍ１長さが２０μｍの距離があったとする
と、寄生抵抗ｒは、０ ｒ＝ １０ Ｘ −＝ ４００ この抵抗値から ＶＸ−Ｖｏｕｔ＝工ｄ−ＩＲ ＝０．０８Ｘ１０ Ｘ４０ ＝ ５．２ Ｘ １０ ｖ となり、ゲート・ソース間電圧ＶＧＳの−３，２ｍＶは
無視し得る程小さく、サージ電圧に対する保護対策とし
てはこの程度の寄生抵抗は同等意味を持たないものであ
る。
本発明は以上の説明から明らかな如く、負荷ＭＯ８）ラ
ンジスタとスイッチングＭＯＳ）ランジスタとの間に抵
抗を挿入接続しているので、サージ電圧が大きくなると
サージ電流も大きくなり、その結果抵抗での電圧降下が
増加し１．ｆンチスル−現象に依る熱破壊を防止する事
が出来る。
ンジスタとスイッチングＭＯＳ）ランジスタとの間に抵
抗を挿入接続しているので、サージ電圧が大きくなると
サージ電流も大きくなり、その結果抵抗での電圧降下が
増加し１．ｆンチスル−現象に依る熱破壊を防止する事
が出来る。
第１図は従来のＭＯＳ回路図、第２図は動作説明の為の
■−工特性図、第６図は本発明のＭＯＳ回路図であって
、（ＤＴ）は負荷ＭＯ６）ランジスタ、（ＥＴ）はスイ
ッチングＭＯ８）ランジスタ、回は抵抗、を夫々示して
いる。 出願人 三洋電機株式会社 代理人 弁理士 佐 野 静 夫
■−工特性図、第６図は本発明のＭＯＳ回路図であって
、（ＤＴ）は負荷ＭＯ６）ランジスタ、（ＥＴ）はスイ
ッチングＭＯ８）ランジスタ、回は抵抗、を夫々示して
いる。 出願人 三洋電機株式会社 代理人 弁理士 佐 野 静 夫
Claims (3)
- （１） スイッチングＭＯ８）ランジスタと負荷ＭＯ
８）ランジスタとを直列に接続したＭＯＳ回路に於いて
、スイッチングＭＯ８）ランジスタのドレインと負荷Ｍ
Ｏ８）ランジスタのソースとの間に抵抗を挿入し、上記
スイッチングＭＯＳ）ランジスタのドレインを負荷ＭＯ
Ｓ）ランジスタのゲートに接続すると共にそのドレイン
を出力端子としたＭＯＳ回路。 - （２）上記抵抗はその抵抗での電圧降下が５０ｍＶ以上
となる抵抗値を有する事を特徴とする特許請求の範囲第
１項記載のＭＯＳ回路。 - （３）上記負荷ＭＯＳ）ランジスタはデプレッション型
で、スイッチングＭＯ８）ランジスタはエンハンスメン
ト型である事を特徴とする特許請求の範囲第１項、又は
第２項記載のＭＯＳ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167204A JPS5955627A (ja) | 1982-09-24 | 1982-09-24 | Ｍｏｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167204A JPS5955627A (ja) | 1982-09-24 | 1982-09-24 | Ｍｏｓ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5955627A true JPS5955627A (ja) | 1984-03-30 |
Family
ID=15845349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167204A Pending JPS5955627A (ja) | 1982-09-24 | 1982-09-24 | Ｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955627A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223027A (ja) * | 1983-06-02 | 1984-12-14 | Oki Electric Ind Co Ltd | 半導体論理回路 |
| JPS6399616A (ja) * | 1986-03-24 | 1988-04-30 | Matsushita Electric Works Ltd | 固体リレ−及びその製造方法 |
| US4748310A (en) * | 1985-08-13 | 1988-05-31 | Fanuc Ltd. | Wire feed mechanism of wire electric discharge machine |
| DE112009005393B4 (de) * | 2009-11-24 | 2014-02-13 | Epcos Ag | Niederstrom-Logik plus Treiberschaltung |
-
1982
- 1982-09-24 JP JP57167204A patent/JPS5955627A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223027A (ja) * | 1983-06-02 | 1984-12-14 | Oki Electric Ind Co Ltd | 半導体論理回路 |
| US4748310A (en) * | 1985-08-13 | 1988-05-31 | Fanuc Ltd. | Wire feed mechanism of wire electric discharge machine |
| JPS6399616A (ja) * | 1986-03-24 | 1988-04-30 | Matsushita Electric Works Ltd | 固体リレ−及びその製造方法 |
| DE112009005393B4 (de) * | 2009-11-24 | 2014-02-13 | Epcos Ag | Niederstrom-Logik plus Treiberschaltung |
| US8686752B2 (en) | 2009-11-24 | 2014-04-01 | Epcos Ag | Low-current logic plus driver circuit |
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