JPS5961169A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5961169A JPS5961169A JP57171269A JP17126982A JPS5961169A JP S5961169 A JPS5961169 A JP S5961169A JP 57171269 A JP57171269 A JP 57171269A JP 17126982 A JP17126982 A JP 17126982A JP S5961169 A JPS5961169 A JP S5961169A
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- JP
- Japan
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- resistor
- input terminal
- external input
- type
- transistor
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は半導体装置に係り、特に集積回路に加わる静電
気等の過電圧５過電流によって集積回路内の半導体装置
が破壊されないようにした半導体装置の保護回路に関す
る。
気等の過電圧５過電流によって集積回路内の半導体装置
が破壊されないようにした半導体装置の保護回路に関す
る。
（２） 技術の背景
最近は半導体装置を集積化した種々のＩｃやＬＳＩが提
案されているが、特に絶縁ケート型の電界効果トランジ
スタ等では人の病体や衣Ｊｌ１１＆こ帯電している静電
気によって単に素子にＦｌ！ｌ！れノこＺど＆Ｊで破壊
に至ることがあり、輸送時の１！？圀等丁で生１゛る静
電気を防止するために静電シールＦを行う等の対策がと
られている。
案されているが、特に絶縁ケート型の電界効果トランジ
スタ等では人の病体や衣Ｊｌ１１＆こ帯電している静電
気によって単に素子にＦｌ！ｌ！れノこＺど＆Ｊで破壊
に至ることがあり、輸送時の１！？圀等丁で生１゛る静
電気を防止するために静電シールＦを行う等の対策がと
られている。
バイポーラ型トランジスタ等では上述した１呈のことは
ないが静電気によって数千〜致方■の電圧が与えられれ
ば半導体装置は破壊される。
ないが静電気によって数千〜致方■の電圧が与えられれ
ば半導体装置は破壊される。
く３） 従来技術と問題点
第１図は従来の静電破壊防止用の保護回路を示すもので
あり、第２図は第１図の保護回路の半導体装置部分の側
断面図である。
あり、第２図は第１図の保護回路の半導体装置部分の側
断面図である。
第１図において、外部入ツバ１１１子１はＩｃまた番よ
ｌ、Ｓｌ等の静電気破壊から保護されるべき内部１回路
４に接続され、ＮＰＮトランジスタのコレクタが外部入
力端子ｌと内部回路４間のラインに接続され更にツェナ
ーダイオード２または直列接続されたダイオード２ａの
カソード用が該ラインに接続されている。ツェナーダイ
オード２または直列接続されたダイオード２ａのアノー
ドはＮＰＮ ）ランリスクのベースに接続され、エミッ
タは接地されている。叙上の回路において、外部入力端
子１に静電気が加えられ、ツェナーダイオ−１” ２ま
たは直列接続されノこダイオ−Ｆ’２ａのツェナー電圧
またはダイＡ−ドの直列回路の逆方向電圧、１、り高い
静電気が加えられたとき、ＮＰＮ＋・ランシスタの・＼
−スにバイアス電圧が印加され、Ｎ１）Ｎｌランシスタ
のコレクタ・コーミソタ間は“オン扶態となり、静電気
し、１接地回路にハ・イバスされて内部量１１１／ｉ
４内の半導体装置ＣＪ保護されろ。
ｌ、Ｓｌ等の静電気破壊から保護されるべき内部１回路
４に接続され、ＮＰＮトランジスタのコレクタが外部入
力端子ｌと内部回路４間のラインに接続され更にツェナ
ーダイオード２または直列接続されたダイオード２ａの
カソード用が該ラインに接続されている。ツェナーダイ
オード２または直列接続されたダイオード２ａのアノー
ドはＮＰＮ ）ランリスクのベースに接続され、エミッ
タは接地されている。叙上の回路において、外部入力端
子１に静電気が加えられ、ツェナーダイオ−１” ２ま
たは直列接続されノこダイオ−Ｆ’２ａのツェナー電圧
またはダイＡ−ドの直列回路の逆方向電圧、１、り高い
静電気が加えられたとき、ＮＰＮ＋・ランシスタの・＼
−スにバイアス電圧が印加され、Ｎ１）Ｎｌランシスタ
のコレクタ・コーミソタ間は“オン扶態となり、静電気
し、１接地回路にハ・イバスされて内部量１１１／ｉ
４内の半導体装置ＣＪ保護されろ。
−）二連の半導体装置の保護回１？８を１ｃ化”する場
合に４４第２図に示すように構成するのが曹通である。
合に４４第２図に示すように構成するのが曹通である。
彦“なわし、シリコン等のＩ）型基板５にＮ型のＮ Ｉ
） Ｎ ）ランジメタ３用の素子領域６と複数の直列接
続されるべきダイオ−１” ２ ａの素子領域６ａ。
） Ｎ ）ランジメタ３用の素子領域６と複数の直列接
続されるべきダイオ−１” ２ ａの素子領域６ａ。
６ａ・・・を作り、ＮＰＮトランジスタ３についζはヘ
−ス用のＰ型拡散層７をダイメ−ｔ” ２ ａについて
はアノード用のＰ型拡散層７ａが形成され。
−ス用のＰ型拡散層７をダイメ−ｔ” ２ ａについて
はアノード用のＰ型拡散層７ａが形成され。
素子領域６にはコレクタ層のＮ＋拡散層８がＰ型拡散層
７にはエミッタ用のＮ＋拡散層９が形成されダイオード
２ａのアノード用Ｐ型拡散層７ａにはカソード用のＮ＋
拡ＨＪ［１０が形成され、これらが酸化膜１１上にパタ
ーニングされた図示しない配線パターンを介して互に接
続するためにダイオ−ｔ” ２ ａを複数直列接続させ
る場合等では、平面的に多くの領域を必要とするたりで
なく半導体製造工程も複雑化する欠点があった。このよ
うな欠点を除去するための保護回路を本発明者は提案し
た。
７にはエミッタ用のＮ＋拡散層９が形成されダイオード
２ａのアノード用Ｐ型拡散層７ａにはカソード用のＮ＋
拡ＨＪ［１０が形成され、これらが酸化膜１１上にパタ
ーニングされた図示しない配線パターンを介して互に接
続するためにダイオ−ｔ” ２ ａを複数直列接続させ
る場合等では、平面的に多くの領域を必要とするたりで
なく半導体製造工程も複雑化する欠点があった。このよ
うな欠点を除去するための保護回路を本発明者は提案し
た。
第３図はその半導体装置の保護回路の等価回路であり、
外部入力端子１とＩＣ，ＬＳＩ等の構成した内部回路４
間のラインには、該内部回路４を通雷使用するとき無視
できる程度の低抵抗器１３が接続され、更に外部入力端
子１にはバイパス用のＰＮＩ）トランジスタ１２のエミ
ッタが接続されコレクタは接地電位に接続されるよ・）
に構成させれば外部入力端子１に過電圧が印加されたと
き低抵抗器１３での電圧賎下により発生した電圧がＰＮ
Ｐ Ｉ−ランリスク１２のベースに加えられて。
外部入力端子１とＩＣ，ＬＳＩ等の構成した内部回路４
間のラインには、該内部回路４を通雷使用するとき無視
できる程度の低抵抗器１３が接続され、更に外部入力端
子１にはバイパス用のＰＮＩ）トランジスタ１２のエミ
ッタが接続されコレクタは接地電位に接続されるよ・）
に構成させれば外部入力端子１に過電圧が印加されたと
き低抵抗器１３での電圧賎下により発生した電圧がＰＮ
Ｐ Ｉ−ランリスク１２のベースに加えられて。
ＰＮＰＩ−ランリスク１２は“オン”され静電気等の過
電圧はトランジスタ１２のエミッタ・コレクタを通じて
接地され、内部回路を保護するようにしたものである。
電圧はトランジスタ１２のエミッタ・コレクタを通じて
接地され、内部回路を保護するようにしたものである。
この構成ではベース拡散層を低抵抗器と兼用して形成す
ることで第１図に示した保護回路の製造二［捏上の繁雑
さをＭＷ消させているが、第３図の構成によると外部入
力端子１と内部回路間に低抵抗器１３が挿入されるため
に内部回路に抵抗が影響を与える問題があり、ＰＮＰＩ
・ランリスクＩ２のβを大きく設定しなりればならない
等の問題があった。
ることで第１図に示した保護回路の製造二［捏上の繁雑
さをＭＷ消させているが、第３図の構成によると外部入
力端子１と内部回路間に低抵抗器１３が挿入されるため
に内部回路に抵抗が影響を与える問題があり、ＰＮＰＩ
・ランリスクＩ２のβを大きく設定しなりればならない
等の問題があった。
（４） 発明の目的
本発明は上記従来の欠点に鑑の、ＩＣ，ＬＳＩ等の内部
回路が静電気で破壊されるのを有効に防止する保護回路
をＰＮＰＮサイリスクと抵抗によって構成した半導体装
置を提供することを目的とするものである。
回路が静電気で破壊されるのを有効に防止する保護回路
をＰＮＰＮサイリスクと抵抗によって構成した半導体装
置を提供することを目的とするものである。
（５） 発明の構成
本発明の特徴とするところは、外部入力端子と内部回路
間ラインと接地間に抵抗とＰＮＰ型トランジスタとＮＰ
Ｎ型トランジスタを有するサイリスクを設り、上記外部
入力０１１１子電極に同一コンタク１〜で素子領域にベ
ース拡散層兼抵抗とエミッタ拡１１＆層を形成すると共
に該素子領域内に接地されるＮＰＮ型トランジスタを形
成して外部入力端子より加わる静電気等の高電圧が内部
回路に加わる前に上記サイリスクを介してバイパスさせ
るようにしたことを特徴とする半導体装置によって達成
される。
間ラインと接地間に抵抗とＰＮＰ型トランジスタとＮＰ
Ｎ型トランジスタを有するサイリスクを設り、上記外部
入力０１１１子電極に同一コンタク１〜で素子領域にベ
ース拡散層兼抵抗とエミッタ拡１１＆層を形成すると共
に該素子領域内に接地されるＮＰＮ型トランジスタを形
成して外部入力端子より加わる静電気等の高電圧が内部
回路に加わる前に上記サイリスクを介してバイパスさせ
るようにしたことを特徴とする半導体装置によって達成
される。
（６） 発明の実施例
以下１本発明の一実施例を第４図及び第５図について詳
記する。
記する。
第５図は本発明の内部回路用保護回路の半導体装置の側
断面図、第４図は第５図の等価回路であり、第４図に示
す如く、外部人力θ１！１子１とＩＣ。
断面図、第４図は第５図の等価回路であり、第４図に示
す如く、外部人力θ１！１子１とＩＣ。
ＬＳＩ等の半導体素子で構成された内部回路４間のライ
ンと、接地間にＰＮＰ トランジスタ１２とＮＰＮＰＮ
Ｐランジスタと抵抗器１３ａよりなるバイパス回路を構
成させるものである。
ンと、接地間にＰＮＰ トランジスタ１２とＮＰＮＰＮ
Ｐランジスタと抵抗器１３ａよりなるバイパス回路を構
成させるものである。
外部入力端子１にはＰＮＰ型トランジスタ１２のエミッ
タが接続され、ヘ−スには抵抗器１３ａの一０１Ｌ１が
接続され該抵抗器１３ａの他端むＪラインの一端に接続
されている。ＰＮＰ型トランジスタＩ２のコレクタはＮ
ＰＮ型トランジスタ１４のベースに接続され、ＮＰＮ型
トランジスタのコレクタは抵抗器１３ａとＰＮＰ型トラ
ンジスタのへ一スの接合点に接続され、エミッタは接地
されている。１５ば分布抵抗を示すもので寄生的に接地
電位にコレクタが入るために生ずるものである。
タが接続され、ヘ−スには抵抗器１３ａの一０１Ｌ１が
接続され該抵抗器１３ａの他端むＪラインの一端に接続
されている。ＰＮＰ型トランジスタＩ２のコレクタはＮ
ＰＮ型トランジスタ１４のベースに接続され、ＮＰＮ型
トランジスタのコレクタは抵抗器１３ａとＰＮＰ型トラ
ンジスタのへ一スの接合点に接続され、エミッタは接地
されている。１５ば分布抵抗を示すもので寄生的に接地
電位にコレクタが入るために生ずるものである。
上述の等価回路で表せる半導体装置の構成は第５１図に
おいて、シリコン等の１）型基板５にＮ１拡１１にシた
埋込ＩＮ Ｉ Ｇを形成すると共に１）＋によりエピタ
キシャル層にアイソレーション１７．１７を施して素子
領域６を形成し、外部人力１１１１１子１に連なる外部
人力電極１８ａのコンタクト窓内に１） ＋１広１１に
１薔Ｉ９としてのコーミ、り層と、Ｎ＋（広＋１！１．
Ｉ薔２０を形成Ｊることで模式的に示したＩ） Ｎ Ｉ
）型１−ランジスタ１２のＮ＋拡ｆｉｋｌ右２ ［１は
ヘ−ス領域となると共に抵抗器１３ａを含むことになる
。
おいて、シリコン等の１）型基板５にＮ１拡１１にシた
埋込ＩＮ Ｉ Ｇを形成すると共に１）＋によりエピタ
キシャル層にアイソレーション１７．１７を施して素子
領域６を形成し、外部人力１１１１１子１に連なる外部
人力電極１８ａのコンタクト窓内に１） ＋１広１１に
１薔Ｉ９としてのコーミ、り層と、Ｎ＋（広＋１！１．
Ｉ薔２０を形成Ｊることで模式的に示したＩ） Ｎ Ｉ
）型１−ランジスタ１２のＮ＋拡ｆｉｋｌ右２ ［１は
ヘ−ス領域となると共に抵抗器１３ａを含むことになる
。
一方、素子領域６のエピタキシャル層内には更にＮＰＮ
型トランジスタ１４としてのエミッタ用のＮ＋拡ｒ１！
！Ｊｆｉ２０がコレクタ用のＰ＋拡散層２１内に拡散さ
れ、ヘ−ス６．コレクタ２１．エミッタ２０のＮＰＮ型
トランジスタが形成される。一方、ＰＮＰ型トランジス
タとしてはＰ＋拡散層１９のエミッタ、ベース６、コレ
クタ２１によるトランジスタと抵抗器１３ａが同時に形
成されてＰＮＰＮザイリス構造をとる。アイソレーショ
ン領域１７のコンタクト窓に接する電極１８Ｃは接地さ
れるために分布抵抗としての抵抗器１５が形成され、こ
の値は接地点迄の距離が長ければ大きな値を示す。
型トランジスタ１４としてのエミッタ用のＮ＋拡ｒ１！
！Ｊｆｉ２０がコレクタ用のＰ＋拡散層２１内に拡散さ
れ、ヘ−ス６．コレクタ２１．エミッタ２０のＮＰＮ型
トランジスタが形成される。一方、ＰＮＰ型トランジス
タとしてはＰ＋拡散層１９のエミッタ、ベース６、コレ
クタ２１によるトランジスタと抵抗器１３ａが同時に形
成されてＰＮＰＮザイリス構造をとる。アイソレーショ
ン領域１７のコンタクト窓に接する電極１８Ｃは接地さ
れるために分布抵抗としての抵抗器１５が形成され、こ
の値は接地点迄の距離が長ければ大きな値を示す。
第６図及び第７図は本発明の他の実施例を示すもので耐
圧を増加させるように構成したもので。
圧を増加させるように構成したもので。
第６図は等価回路を、第７図は実際の半導体装置の側断
面図であり、第４図及び第５図と同一部分には同一符号
を付して重複説明を省略する。ＮＰＮＰＮＰランジスタ
のベースと接地間に抵抗器２２を介在させるようにした
ものである。このためにはＮ Ｉ） Ｎバリトランジス
タのコレクタ領域２１をアイソレーション１７部まで延
設して抵抗器２２を形成さ−Ｕる。
面図であり、第４図及び第５図と同一部分には同一符号
を付して重複説明を省略する。ＮＰＮＰＮＰランジスタ
のベースと接地間に抵抗器２２を介在させるようにした
ものである。このためにはＮ Ｉ） Ｎバリトランジス
タのコレクタ領域２１をアイソレーション１７部まで延
設して抵抗器２２を形成さ−Ｕる。
このような抵抗は内部回路の使用電圧に応して破壊耐圧
を−１−胛させる場合に用いられる。ずなわら、第４図
の耐１ｊ：はＶＢＣＯで定まるが第６図の場合はＶＢＣ
Ｒ（但しＲは抵抗器２２の抵抗値）で定まり抵抗挿入分
だけ破壊耐Ｕ：を上昇さ・Ｕるごとができる。しかも、
内部回路の半導体！ハリ造工程と同時にコレクタ用のＰ
＋拡ｆｌ＆ １ｍが形成゛ζきるだけでなく抵抗値のコ
ントロールも比較的節ｆ）【にできるので内部回路に応
した破壊耐圧を選択することが可能となる。
を−１−胛させる場合に用いられる。ずなわら、第４図
の耐１ｊ：はＶＢＣＯで定まるが第６図の場合はＶＢＣ
Ｒ（但しＲは抵抗器２２の抵抗値）で定まり抵抗挿入分
だけ破壊耐Ｕ：を上昇さ・Ｕるごとができる。しかも、
内部回路の半導体！ハリ造工程と同時にコレクタ用のＰ
＋拡ｆｌ＆ １ｍが形成゛ζきるだけでなく抵抗値のコ
ントロールも比較的節ｆ）【にできるので内部回路に応
した破壊耐圧を選択することが可能となる。
」二記した第４図乃至第７図に示しノこ保護回路では、
外部入力端子１に過大な静電気等による過電圧または過
電流が加えられると抵抗器１３ａの電圧降下分の電圧が
ｌ） Ｎ Ｐ ）ランシスク■２のハ・ｆアスに加わり
該ＰＮＰＩ・ランリスタは゛オン゛状態となされ過大な
過電圧又は過電流は接地される。
外部入力端子１に過大な静電気等による過電圧または過
電流が加えられると抵抗器１３ａの電圧降下分の電圧が
ｌ） Ｎ Ｐ ）ランシスク■２のハ・ｆアスに加わり
該ＰＮＰＩ・ランリスタは゛オン゛状態となされ過大な
過電圧又は過電流は接地される。
勿ｉｆｆ、ＮＰＮ型トランジスタ１４も６オン”されて
内部回路４に加わる過電圧等はバイパスされることにな
る。
内部回路４に加わる過電圧等はバイパスされることにな
る。
（７） 発明の効果
以上、詳細に説明したように、従来の第３図に示すＰＮ
Ｐ型トランジスタだけのバイパス回路によれば該Ｐ Ｎ
Ｐ型トランジスタのβを上げる心網があるが１本発明
の構造ではＰＮＰ型トランジスタとＮＰＮ型トランジス
タのβの積を１以上に選択すればよいので過電流を容易
に制御できる。
Ｐ型トランジスタだけのバイパス回路によれば該Ｐ Ｎ
Ｐ型トランジスタのβを上げる心網があるが１本発明
の構造ではＰＮＰ型トランジスタとＮＰＮ型トランジス
タのβの積を１以上に選択すればよいので過電流を容易
に制御できる。
更に本発明では過電流が加えられた状態でクランプされ
るので内部回路の保護が従来例に比べてより確実である
。
るので内部回路の保護が従来例に比べてより確実である
。
第１図は従来の静電破壊防止用の保護回路、第２図は第
１図の保護回路の半導体装置部分の側断面図、第３図は
従来の半導体装置の保護回路の他の実施例を示す等価回
路、第４図は本発明の半導体装置によって形成した内部
回路用保護回路の等価回路、第５図は第４図の保護回路
の半導体装置の側断面図、第６図は本発明の他の実施例
を示す保護回路の等価回路、第７図は第６図の保護回路
の半導体装置の側断面図である。 ■・・・外部入力端子、 ２・・・ツェナーダイオー
ド、 ３．１４・・・ＮＰＮ型トランジスタ、
４・・・内部回路、 ゛ ５・・・基板、 ６，６ａ
・・・素子領域、 ７，７ａ・・・Ｐ型拡散層、
８． ９． １０・・・Ｎ型拡散層、 １２・・・
ＰＮＰ型トランジスタ、１３・・・低抵抗器、 １３
ａ、２２・・・抵抗器、 １５・・・分布抵抗器、
１７・・・アイソレーション、 １８ａ、１８ｂ
。 １８ｃ・・・電極、 １９・・・エミツタ層、２０
・・・エミッタ用拡散層、 ２１・・・コレクタ用
拡散層
１図の保護回路の半導体装置部分の側断面図、第３図は
従来の半導体装置の保護回路の他の実施例を示す等価回
路、第４図は本発明の半導体装置によって形成した内部
回路用保護回路の等価回路、第５図は第４図の保護回路
の半導体装置の側断面図、第６図は本発明の他の実施例
を示す保護回路の等価回路、第７図は第６図の保護回路
の半導体装置の側断面図である。 ■・・・外部入力端子、 ２・・・ツェナーダイオー
ド、 ３．１４・・・ＮＰＮ型トランジスタ、
４・・・内部回路、 ゛ ５・・・基板、 ６，６ａ
・・・素子領域、 ７，７ａ・・・Ｐ型拡散層、
８． ９． １０・・・Ｎ型拡散層、 １２・・・
ＰＮＰ型トランジスタ、１３・・・低抵抗器、 １３
ａ、２２・・・抵抗器、 １５・・・分布抵抗器、
１７・・・アイソレーション、 １８ａ、１８ｂ
。 １８ｃ・・・電極、 １９・・・エミツタ層、２０
・・・エミッタ用拡散層、 ２１・・・コレクタ用
拡散層
Claims (1)
- 外部入力端子と内部回路間ラインと接地間に抵抗とＰＮ
Ｐ型トランジスタとＮＰＮ型１−ランシスタを有するザ
イリスタを設け、上記外部入力端子電極に同一コンタク
トで素子領域にヘ−ス拡ｔＩＪ（Ｆ兼抵抗とエミ、り拡
散層を形成すると共に該素子領域内に接地されるＮＰＮ
）ランシスクを形成して外部入力端子より加わる静電
気等の高電圧が内部量Ｉ？δに加わる前に」二記ザイリ
スタを介してバイパスさせるようにしたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171269A JPS5961169A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171269A JPS5961169A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961169A true JPS5961169A (ja) | 1984-04-07 |
Family
ID=15920189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171269A Pending JPS5961169A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961169A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190375A (ja) * | 1986-09-30 | 1988-08-05 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路 |
| FR2690786A1 (fr) * | 1992-04-30 | 1993-10-29 | Sgs Thomson Microelectronics Sa | Dispositif de protection d'un circuit intégré contre les décharges électrostatiques. |
| JPH0945862A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体素子 |
| JPH10189879A (ja) * | 1996-12-27 | 1998-07-21 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US7675140B2 (en) | 2005-09-13 | 2010-03-09 | Panasonic Corporation | Semiconductor circuit device and display data line driver |
| EP4611041A1 (en) * | 2024-02-29 | 2025-09-03 | Nexperia B.V. | A three pin current triggered tvs protection semiconductor device |
-
1982
- 1982-09-30 JP JP57171269A patent/JPS5961169A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190375A (ja) * | 1986-09-30 | 1988-08-05 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路 |
| FR2690786A1 (fr) * | 1992-04-30 | 1993-10-29 | Sgs Thomson Microelectronics Sa | Dispositif de protection d'un circuit intégré contre les décharges électrostatiques. |
| JPH0945862A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体素子 |
| JPH10189879A (ja) * | 1996-12-27 | 1998-07-21 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US7675140B2 (en) | 2005-09-13 | 2010-03-09 | Panasonic Corporation | Semiconductor circuit device and display data line driver |
| EP4611041A1 (en) * | 2024-02-29 | 2025-09-03 | Nexperia B.V. | A three pin current triggered tvs protection semiconductor device |
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