JPS5990951A - 集積半導体構体 - Google Patents
集積半導体構体Info
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- JPS5990951A JPS5990951A JP58195149A JP19514983A JPS5990951A JP S5990951 A JPS5990951 A JP S5990951A JP 58195149 A JP58195149 A JP 58195149A JP 19514983 A JP19514983 A JP 19514983A JP S5990951 A JPS5990951 A JP S5990951A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体本体を備え、かつ１個又は複数個のエ
ンハンスメント・モード電界効果トランジスタを設けた
屯田レベルシフト装置を有する集積半導体構体であって
、前記各ｉｌ電界効果トランジスタソースと、ドレイン
と、ソース及びドレイン間に延在するチャンネル領域と
、ソースをドレインに接続する電界効果トランジスタの
主車流通路を制御するゲート車枠とを有し、ゲート車極
をドレインに結合し、回路通路により人力ノードを出力
ノードに接続しかつ回路通路が前記各電界効果トランジ
スタの主電流通路を含み、回路通路では前記各１１を界
効果トランジスタがドレインに比べ人力ノードの近くし
こ接続したソースを有し、ソース及びドレインを第１導
屯形式としかつ半導体本体の半導体基板領域に収容する
集積半導体構体に関する。この種の半導体構体は米国特
許第４１６８１６１号に記載されている。
ンハンスメント・モード電界効果トランジスタを設けた
屯田レベルシフト装置を有する集積半導体構体であって
、前記各ｉｌ電界効果トランジスタソースと、ドレイン
と、ソース及びドレイン間に延在するチャンネル領域と
、ソースをドレインに接続する電界効果トランジスタの
主車流通路を制御するゲート車枠とを有し、ゲート車極
をドレインに結合し、回路通路により人力ノードを出力
ノードに接続しかつ回路通路が前記各電界効果トランジ
スタの主電流通路を含み、回路通路では前記各１１を界
効果トランジスタがドレインに比べ人力ノードの近くし
こ接続したソースを有し、ソース及びドレインを第１導
屯形式としかつ半導体本体の半導体基板領域に収容する
集積半導体構体に関する。この種の半導体構体は米国特
許第４１６８１６１号に記載されている。
幾つかのｖイ通の回路では、入力電圧に応答して異なる
レベルの出力ｆｆｌ！、田を発生させるため一連の同様
な極性の絶縁ゲート電界効果トランジスタを使用してい
る。
レベルの出力ｆｆｌ！、田を発生させるため一連の同様
な極性の絶縁ゲート電界効果トランジスタを使用してい
る。
米国時＃’ｌ’ｌ） ４１５２７１６号には、一連の電
界効果トランジスタ（以下ＦＥＴと称する）列を導電性
分１４：、装置とするＭＯＳ （金属酸化物半導体）回
路が開示されている。これにおいては一連のＦＥＴ列の
一端におけるＦＥ’ｌ’のドレインに入力電圧を供給す
る一方、他端におけるＦＥＴのソースを接地し、−辿の
ＦＥＴ列の両端間の１個のＦＥＴから出力電圧を導出し
ている。これらＦＥＴは著しい飽和状態で作動させて、
出力ｙｔ１． ｔｐがＦＥＴの実効コンダクタンスに応
じた入力電圧の所定部分屯田となるようにしている。こ
の分圧装置は良好な分圧を行うように思われるが、一連
のＦＥＴ列の第２の端部におけるＦＥＴのソースを固定
％ｔ ［Ｅ Ｇこ結合する必要があるから、その動作は
Ａ−プン・エンデッド動作とはならず、これは０ＭＯ８
（相ｎ１１Ｍ０８）のη１１き低電力用途には欠点とな
る。
界効果トランジスタ（以下ＦＥＴと称する）列を導電性
分１４：、装置とするＭＯＳ （金属酸化物半導体）回
路が開示されている。これにおいては一連のＦＥＴ列の
一端におけるＦＥ’ｌ’のドレインに入力電圧を供給す
る一方、他端におけるＦＥＴのソースを接地し、−辿の
ＦＥＴ列の両端間の１個のＦＥＴから出力電圧を導出し
ている。これらＦＥＴは著しい飽和状態で作動させて、
出力ｙｔ１． ｔｐがＦＥＴの実効コンダクタンスに応
じた入力電圧の所定部分屯田となるようにしている。こ
の分圧装置は良好な分圧を行うように思われるが、一連
のＦＥＴ列の第２の端部におけるＦＥＴのソースを固定
％ｔ ［Ｅ Ｇこ結合する必要があるから、その動作は
Ａ−プン・エンデッド動作とはならず、これは０ＭＯ８
（相ｎ１１Ｍ０８）のη１１き低電力用途には欠点とな
る。
この米国特許第４１５２７１６号（こよる上記分圧装置
における直列接続ＦＥＴの各々は典形的ＯこはＮチャン
ネル装置であり、そのソース及びドレインはそれ自体の
Ｐ形井戸に配設される。各ＦＥＴのソースはそれ自体の
井戸に短絡される。すべでのＰ形井戸は入力１１１田に
結合する如く示されたＮ形半導体基板の表面に沿って配
設される。半導体Ｆｉ１体におけるＰＮ接合にお番）る
最大逆ＩＵ Ｌｌ：、差は人力ｎ１Ｆ１：。
における直列接続ＦＥＴの各々は典形的ＯこはＮチャン
ネル装置であり、そのソース及びドレインはそれ自体の
Ｐ形井戸に配設される。各ＦＥＴのソースはそれ自体の
井戸に短絡される。すべでのＰ形井戸は入力１１１田に
結合する如く示されたＮ形半導体基板の表面に沿って配
設される。半導体Ｆｉ１体におけるＰＮ接合にお番）る
最大逆ＩＵ Ｌｌ：、差は人力ｎ１Ｆ１：。
における基板と大地電位における特許の井戸との間に存
在し、井戸が欠如する場合における如くこ−の特定の井
戸におけるＩＩ’ＥＴのソースに対する境Ｗに沿っては
存在しない。このＸｉ、 ＩＥ差は井戸・基板接合降伏
１１ｉｌ’ピｖＢＤＷ−８＆こ制限される。典形的な場
合これはソース／ドレイン境界におけるＰＮ接合の１件
伏？ｔ’１． ［Ｊモ”ＢＤＳ／Ｉ）より著しく大きい
。その結果、井戸により入力ｒｌｌ Ｅを大地電位より
ｖＢＤｓ／Ｄ以上高くすることができる。
在し、井戸が欠如する場合における如くこ−の特定の井
戸におけるＩＩ’ＥＴのソースに対する境Ｗに沿っては
存在しない。このＸｉ、 ＩＥ差は井戸・基板接合降伏
１１ｉｌ’ピｖＢＤＷ−８＆こ制限される。典形的な場
合これはソース／ドレイン境界におけるＰＮ接合の１件
伏？ｔ’１． ［Ｊモ”ＢＤＳ／Ｉ）より著しく大きい
。その結果、井戸により入力ｒｌｌ Ｅを大地電位より
ｖＢＤｓ／Ｄ以上高くすることができる。
またこの米国特許第４１１５２７１６号には、そのすべ
てのソース及びドレインをＮ ３ｕ半導体基板の表面に
沿つ゛Ｃ単一のＰ形井戸に配設する一連のＮチャンネル
ＦＥＴ列を含む他のＭＯ８分■分用装置記載されている
。この分区装置はこの米国時ｄ１；における前記分目：
。装置とは相違しており、入力ｍ圧をこの分用装置にお
ける各ＦＥＴのゲー） ＴｉＮ極に供給している。この
場合この入力ｆｆ１ｕ：、は大地ｔ ＦＦ、よりｖＢＤ
Ｓ／Ｄ以上高くすることはできない。
てのソース及びドレインをＮ ３ｕ半導体基板の表面に
沿つ゛Ｃ単一のＰ形井戸に配設する一連のＮチャンネル
ＦＥＴ列を含む他のＭＯ８分■分用装置記載されている
。この分区装置はこの米国時ｄ１；における前記分目：
。装置とは相違しており、入力ｍ圧をこの分用装置にお
ける各ＦＥＴのゲー） ＴｉＮ極に供給している。この
場合この入力ｆｆ１ｕ：、は大地ｔ ＦＦ、よりｖＢＤ
Ｓ／Ｄ以上高くすることはできない。
先に参照した米国特許第４１６３１６１号には各ＦＥＴ
のドレインをソースに接続した一連のＮ絶縁ゲート・エ
ンハンスメント・モードＦｆｆＴ列を使用することによ
り特定レベルの出力ｆａＥを発生ずる他のＭＯ８回路が
開示されている。これらＦＥＴは電圧調整装置における
帰還ループの一部を構成するＰチャンネル装置とするの
が好適である。調整された１！圧はＦＥＴ列の一端にお
りる第１ ＦＥＴのソースへ入力ｍ圧とじて供給される
。出力８１ ＨＥはＦＥＴ列の他端における最終即ち第
Ｎ番目のＦＥＴのドレインから、入力ｍ圧（調整された
）とは複合ＦＥＴ閾也圧即ち個々のＦｇＴの閾電圧の和
に等しい量だけ相違する１！圧レベルで供給される。こ
の出力屯田により１個のＮＰＮバイポーラトランジスタ
を制御し、このバイポーラトランジスタにより、第１．
ＦＥＴのソースに接続したエミッタを有する他のＮＰ
Ｎバイポーラトランジスタを制御して、人力ｎｔ ＥＥ
を複合閾電圧に応じたレベルに安定化するようにしてい
る。この米国特許では１ｒＥＴ列における少なくとも２
個のＦＥＴが常に使用されるが、その動作原理は、１個
だけのＦＥＴが存、′在する状態にも適用できる。
のドレインをソースに接続した一連のＮ絶縁ゲート・エ
ンハンスメント・モードＦｆｆＴ列を使用することによ
り特定レベルの出力ｆａＥを発生ずる他のＭＯ８回路が
開示されている。これらＦＥＴは電圧調整装置における
帰還ループの一部を構成するＰチャンネル装置とするの
が好適である。調整された１！圧はＦＥＴ列の一端にお
りる第１ ＦＥＴのソースへ入力ｍ圧とじて供給される
。出力８１ ＨＥはＦＥＴ列の他端における最終即ち第
Ｎ番目のＦＥＴのドレインから、入力ｍ圧（調整された
）とは複合ＦＥＴ閾也圧即ち個々のＦｇＴの閾電圧の和
に等しい量だけ相違する１！圧レベルで供給される。こ
の出力屯田により１個のＮＰＮバイポーラトランジスタ
を制御し、このバイポーラトランジスタにより、第１．
ＦＥＴのソースに接続したエミッタを有する他のＮＰ
Ｎバイポーラトランジスタを制御して、人力ｎｔ ＥＥ
を複合閾電圧に応じたレベルに安定化するようにしてい
る。この米国特許では１ｒＥＴ列における少なくとも２
個のＦＥＴが常に使用されるが、その動作原理は、１個
だけのＦＥＴが存、′在する状態にも適用できる。
この米国特許第４−１６８１６１号には、ＦＥＴを、半
導体本体のＮ形半導体基板領域の表面に沿って配設する
Ｐ形ソース及びドレインと共に普通の態様で形成するこ
とが開示されている。ｕｒｋ板領域を入力ｍ圧に維持し
た場合、基板領域の（人力）屯田及び第Ｎ番目のＦＥＴ
のドレインにおける出力電圧の差は当該半導体有体にお
けるＰＮ接合に存在する最大逆ＩＥ差になる。この電圧
差は”ＢＤＳ／Ｄに制限される。即ち出力’ＩＩ！ＥＥ
をｖＢＤｓ／Ｄより小さい値だけ基板マ１電圧から相違
させ、これに対応して入力１１田の最大値を制限するよ
うにしている。しかしこれは一層高い入力ｍ圧を必要と
する場合には不利である。
導体本体のＮ形半導体基板領域の表面に沿って配設する
Ｐ形ソース及びドレインと共に普通の態様で形成するこ
とが開示されている。ｕｒｋ板領域を入力ｍ圧に維持し
た場合、基板領域の（人力）屯田及び第Ｎ番目のＦＥＴ
のドレインにおける出力電圧の差は当該半導体有体にお
けるＰＮ接合に存在する最大逆ＩＥ差になる。この電圧
差は”ＢＤＳ／Ｄに制限される。即ち出力’ＩＩ！ＥＥ
をｖＢＤｓ／Ｄより小さい値だけ基板マ１電圧から相違
させ、これに対応して入力１１田の最大値を制限するよ
うにしている。しかしこれは一層高い入力ｍ圧を必要と
する場合には不利である。
本発明は、各ＦＥＴのドレインをゲート７に極に結合シ
たＮ個のエンハンスメント自モードＦＥＴを設けたｖａ
田レベルシフト装置を有する半導体病体を対象とする。
たＮ個のエンハンスメント自モードＦＥＴを設けたｖａ
田レベルシフト装置を有する半導体病体を対象とする。
これらＦＥＴは第１乃至第Ｎ番目のＦＥＴとして通し番
号を付して示し、これはＮが１に等しい場合も同じであ
る。入力■匝は第１ ＦＥＴのソースＧこｆ１１給し、
これとレベルの異なる出力屯田を第Ｎｉ目の■”ＥＴの
ドレインから導出する。、、Ｎが１より大きい場合番こ
はＦＥＴは・同様の極性のものとし、第Ｎ番目を除く各
ＦＥＴのドレインを次のＦＥＴのソースに結合する。
号を付して示し、これはＮが１に等しい場合も同じであ
る。入力■匝は第１ ＦＥＴのソースＧこｆ１１給し、
これとレベルの異なる出力屯田を第Ｎｉ目の■”ＥＴの
ドレインから導出する。、、Ｎが１より大きい場合番こ
はＦＥＴは・同様の極性のものとし、第Ｎ番目を除く各
ＦＥＴのドレインを次のＦＥＴのソースに結合する。
本発明の半導体病体では各ＦＥＴのソース及びドレイン
は半導体本体の半導体基板領域に配設する。
は半導体本体の半導体基板領域に配設する。
この基板領域は第１導電形式とし、第１導也形式と反対
の第２導？Ｉ形式の１次回戸を含んでいる。
の第２導？Ｉ形式の１次回戸を含んでいる。
各ＦＥＴのソース及びドレインは第１導車形式とし、１
次回戸に配設する。
次回戸に配設する。
この井戸及び基板領域で構成した１次ダイオードを、は
ぼ固定された基準車Ｆ１：、を供給する基準７１゜圧源
及び各ＦＥＴのチャンネルの間に結合する。導通方向に
接続したダイオードを、入力車［Ｉ：、及び基準Ｙ電圧
の差の絶対値が出カマ１１１圧及び基準ｒ＋ｔ、 ｒ＋
：、のヅ１χの絶対値を越えるよう構成した回路で逆バ
イアスするようにする。
ぼ固定された基準車Ｆ１：、を供給する基準７１゜圧源
及び各ＦＥＴのチャンネルの間に結合する。導通方向に
接続したダイオードを、入力車［Ｉ：、及び基準Ｙ電圧
の差の絶対値が出カマ１１１圧及び基準ｒ＋ｔ、 ｒ＋
：、のヅ１χの絶対値を越えるよう構成した回路で逆バ
イアスするようにする。
井戸従って各ＦＥＴのチャンネルは入力１日ｔに維持す
ると好適である。かかる態様において、井戸における入
力ｍ圧及び基板領域の７１’（［五の差は半導体ｈ′ｑ
体のＰＮ接合において生ずる最大逆亀用差となる。この
差はｖＢＤＷ−８に制限され、このｌｒｔ匝は、先に述
べたように、ｖＢＤｓ／Ｌ）より著しく高い。従って入
力１！王は基板屯田に固定されない。これにより、前記
米国特許第４１６３１６１号に比べ大きい−７１Ｊ、
Ｉ’Ｅ動作範囲が得られる。井戸内では第Ｎ番目のＦＥ
Ｔのドレイン境界における人出カ屯田の差はソース／ド
レイン境界における最大逆ｍ圧差となる。
ると好適である。かかる態様において、井戸における入
力ｍ圧及び基板領域の７１’（［五の差は半導体ｈ′ｑ
体のＰＮ接合において生ずる最大逆亀用差となる。この
差はｖＢＤＷ−８に制限され、このｌｒｔ匝は、先に述
べたように、ｖＢＤｓ／Ｌ）より著しく高い。従って入
力１！王は基板屯田に固定されない。これにより、前記
米国特許第４１６３１６１号に比べ大きい−７１Ｊ、
Ｉ’Ｅ動作範囲が得られる。井戸内では第Ｎ番目のＦＥ
Ｔのドレイン境界における人出カ屯田の差はソース／ド
レイン境界における最大逆ｍ圧差となる。
従って、出力１１εＩ−Ｅは人力？ｌｉ ［ＥがらｖＢ
Ｄｓ／Ｄより小さい値だけ相違させる必要がある。
Ｄｓ／Ｄより小さい値だけ相違させる必要がある。
出力Ｔ［ＩＦＥは人力？＋１． ［丁と、Ｎ個のＦＥＴ
の複合閾電圧との和に等しくする。これによりいわゆる
オープン・エンデッド動作が得られ、前記米国特許第４
１６３１６１号における低■１力用に限られるという欠
点が除去される。これは、Ｎが１より大きい場合、第Ｎ
番目以外の各ＦＥＴのドレインを次のＦＥＴのソースと
ほぼ合体することにより適切に達成される。
の複合閾電圧との和に等しくする。これによりいわゆる
オープン・エンデッド動作が得られ、前記米国特許第４
１６３１６１号における低■１力用に限られるという欠
点が除去される。これは、Ｎが１より大きい場合、第Ｎ
番目以外の各ＦＥＴのドレインを次のＦＥＴのソースと
ほぼ合体することにより適切に達成される。
本発明の半導体溝体は、基板領域が第２導嵐形式の装置
井戸を含んでいる用途に好適である。この装置井戸に同
様な極性の装置井戸のソース及びドレインを配設する。
井戸を含んでいる用途に好適である。この装置井戸に同
様な極性の装置井戸のソース及びドレインを配設する。
入力電圧は典形的には外部供給屯ＬＥであり、−力、出
力１１１．１−Ｅ、ハコ０） ＦＥＴ Ｑ） ’／−ス
及び通常、装置井戸にも供給されるレベルシフトされた
オン・チップ供給電圧である。このＦＥＴ・のドレイン
ｍ圧が基板Ｔｕ圧（これは集積回路Ｏこおける基準電圧
）になり得る場合、出力［［Ｅ及び基板電圧の差はｖＢ
ＤＳ／Ｉ）に制限される。これは前記米国特許第４１６
８１６１号で得られるものより著しく良好である。
力１１１．１−Ｅ、ハコ０） ＦＥＴ Ｑ） ’／−ス
及び通常、装置井戸にも供給されるレベルシフトされた
オン・チップ供給電圧である。このＦＥＴ・のドレイン
ｍ圧が基板Ｔｕ圧（これは集積回路Ｏこおける基準電圧
）になり得る場合、出力［［Ｅ及び基板電圧の差はｖＢ
ＤＳ／Ｉ）に制限される。これは前記米国特許第４１６
８１６１号で得られるものより著しく良好である。
本発明の半導体蹟゛Ｉ体は既に少なくとも２個の井戸を
含んでいるから、単に井戸の外）り（の基板領域に反対
極性ＦＥＴのソース及びドレインを設けることにより簡
単に０ＭＯ８に適用できる。各ＦＥＴは絶縁ゲート装置
であり、そのソース及びドレインは基板領域の表面に沿
って配設する。
含んでいるから、単に井戸の外）り（の基板領域に反対
極性ＦＥＴのソース及びドレインを設けることにより簡
単に０ＭＯ８に適用できる。各ＦＥＴは絶縁ゲート装置
であり、そのソース及びドレインは基板領域の表面に沿
って配設する。
入力ｔａ田が池のオン・チップ装置Ｇこ対する酊１源と
して作用しないようにすることが所望される。
して作用しないようにすることが所望される。
第２の装置井戸には同様な極性の紀２装置ｉ￥ ＦＥＴ
のソース及びドレインを配役する。）この入力車［■テ
はこのＦ’Ｅｉ’のソース及び通常、φ：２装置井戸に
も供給する。このＦＥＴのドレイン市：ＩＥを基準１江
田にすることができる場合、入力ｔ＆！Ｆ、＋（（及び
基＆ Ｔｌｌ ｏ＞の差は更にｖＢＤｓ／Ｄに制限され
る。これにより、動作範囲を疲失するも付加的な＃Ｈ１
融通性が得られる。
のソース及びドレインを配役する。）この入力車［■テ
はこのＦ’Ｅｉ’のソース及び通常、φ：２装置井戸に
も供給する。このＦＥＴのドレイン市：ＩＥを基準１江
田にすることができる場合、入力ｔ＆！Ｆ、＋（（及び
基＆ Ｔｌｌ ｏ＞の差は更にｖＢＤｓ／Ｄに制限され
る。これにより、動作範囲を疲失するも付加的な＃Ｈ１
融通性が得られる。
次に図］ｎ１につき本発明の詳細な説明する。
第１図は、外部人カ供給也ＦＥ、ＶＤＤＩを−ＩｒＩ亀
田レ屯田の低いオン・チップ出方供ＩＱ 屯［（Ｅ Ｖ
ＤＤＯに変換する電圧レベルシフト装置１ｏを有する０
ＭＯ８購体の実Ｍｉｉ例を示す。またこの６４体はＭｌ
圧ｖＤＤ。
田レ屯田の低いオン・チップ出方供ＩＱ 屯［（Ｅ Ｖ
ＤＤＯに変換する電圧レベルシフト装置１ｏを有する０
ＭＯ８購体の実Ｍｉｉ例を示す。またこの６４体はＭｌ
圧ｖＤＤ。
と、この°亀［：Ｅ ＶＤ、。より低いほぼ固定された
基準ｍＦＦ、ｖ８８との間で作動する普通のＣＭＯ８反
転装置１２を備えている。電圧レベルシフト装置１０及
び反転装＠１２に対応する回路図をｆｆ１２図に示しで
ある。
基準ｍＦＦ、ｖ８８との間で作動する普通のＣＭＯ８反
転装置１２を備えている。電圧レベルシフト装置１０及
び反転装＠１２に対応する回路図をｆｆ１２図に示しで
ある。
■匝しベルシフト装置１ｏはＮ個の直列接続したＰチャ
ンネル・工〉ハンスメント・モード絶縁ゲートＦＲ：Ｔ
（ＩＩ＝ｌ界効果トランジスタ）がら成り、ここでＮは
正の整数である。第１及び２図には、−例として３個の
ががるＦＦＪＴ Ｑｌ、 Ｇ２及び。３を示しである。
ンネル・工〉ハンスメント・モード絶縁ゲートＦＲ：Ｔ
（ＩＩ＝ｌ界効果トランジスタ）がら成り、ここでＮは
正の整数である。第１及び２図には、−例として３個の
ががるＦＦＪＴ Ｑｌ、 Ｇ２及び。３を示しである。
これらの各ＦＥＴはそのゲー） ’ｅｅｌ 枠Ｇｌ 、
Ｇ２又はＧ８に接続したドレインＤＩ、Ｄ２又はＤ８
ヲ有している。大刀供給屯田Ｖ は第１． ＦＥＴ
ＱｌのソＤＩ）Ｉ −スＳ１にｌＪｔ給する一方、出カ供給屯田ＶＤＤｏは
第３（又は第Ｎ ） ＦＥＴ Ｇ８のドレインＤ８から
導出ス、る。各ＦＥＴ Ｑｌ、 Ｇ２又はＧ３のチャン
ネルは屯田ｖＤＤＩに短絡結合する。特に、これらＦＥ
Ｔのチャンネル及びソースＳ１は逆バイアスされた１次
ＰＮダイＡ−ドＤＰのカソードに接続し、このダイオー
ドのアノードは基準電圧Ｖｓｓに結合する。
Ｇ２又はＧ８に接続したドレインＤＩ、Ｄ２又はＤ８
ヲ有している。大刀供給屯田Ｖ は第１． ＦＥＴ
ＱｌのソＤＩ）Ｉ −スＳ１にｌＪｔ給する一方、出カ供給屯田ＶＤＤｏは
第３（又は第Ｎ ） ＦＥＴ Ｇ８のドレインＤ８から
導出ス、る。各ＦＥＴ Ｑｌ、 Ｇ２又はＧ３のチャン
ネルは屯田ｖＤＤＩに短絡結合する。特に、これらＦＥ
Ｔのチャンネル及びソースＳ１は逆バイアスされた１次
ＰＮダイＡ−ドＤＰのカソードに接続し、このダイオー
ドのアノードは基準電圧Ｖｓｓに結合する。
反転装置】２は反転回路の）ｌ’ｔ ｍに配設した一対
のエンハンスメント・モード絶縁ゲートＦＥＴ Ｇ４及
びＧ５から成り、これらＦＥＴのドレインＤ４及びＤ５
を互に接続して、同じく互に接続したゲート電極Ｇ４及
びＧ５に供給した論理電圧大刀信号ｖＩＮＡと反対の論
理値の論理電圧出方信号ｖｏＵＴＡを発生するようにす
る（ｖＩＮＡ及びＶＯＵ’ｌ’Ａは第１図には図示せず
）。ＦＥＴ Ｇ４はＰチャンネル装置であり、そのソー
スＳ４にハＩｔ ［、Ｅ ＶＤＤＯが供給され、そのチ
ャンネルはＮＬ田ｖＤＤｏに対し短絡される。またこの
ＦＥＴ Ｇ４．のチャンネル及びソースは逆バイアスさ
れる装置であるＰＮダイオードＤＡのカソードに接続し
、このダイオードのアノードは基Ｉ％ａ ｎ−ｔ 川ｖ
ｓｓ ｃこ結合する。ＦＥＴ Ｇ５は相補形Ｎチャンネ
ル装置であり、そのソースＳ５及びｔヤンネルの両方を
基準屯田に維持する。
のエンハンスメント・モード絶縁ゲートＦＥＴ Ｇ４及
びＧ５から成り、これらＦＥＴのドレインＤ４及びＤ５
を互に接続して、同じく互に接続したゲート電極Ｇ４及
びＧ５に供給した論理電圧大刀信号ｖＩＮＡと反対の論
理値の論理電圧出方信号ｖｏＵＴＡを発生するようにす
る（ｖＩＮＡ及びＶＯＵ’ｌ’Ａは第１図には図示せず
）。ＦＥＴ Ｇ４はＰチャンネル装置であり、そのソー
スＳ４にハＩｔ ［、Ｅ ＶＤＤＯが供給され、そのチ
ャンネルはＮＬ田ｖＤＤｏに対し短絡される。またこの
ＦＥＴ Ｇ４．のチャンネル及びソースは逆バイアスさ
れる装置であるＰＮダイオードＤＡのカソードに接続し
、このダイオードのアノードは基Ｉ％ａ ｎ−ｔ 川ｖ
ｓｓ ｃこ結合する。ＦＥＴ Ｇ５は相補形Ｎチャンネ
ル装置であり、そのソースＳ５及びｔヤンネルの両方を
基準屯田に維持する。
再び第１図を参照すると、宙、田しベルシフト装＋ｉｆ
１０及び反１獣装置１２は、Ｐ影領域、Ｎ影領域及び絶
縁領域が形成されるＰ形量結晶シリコン半導体基板領域
１６を含む半導体本体のほぼ平坦な表面１４に沿って配
設する。このＰ影領域１６は基帛亀圧■８ｓに維持する
。ｆＭＥレベルシフト装置１（）、反転装置１２及び他
のかかるオン・チップ装置における単結晶導電素子は、
二酸化シリコンの四部の形態の絶縁領域１８の部分によ
って表面１４に沿って互に横方向に分離された１個又は
複数個の能動半導体領域にそれぞれ配設する。酸化物分
離領域１８は表面１４の下へ約６００ ＋１オングスト
ロームにわたり延設し、かつ表面１４の上へ約４ｏｏｏ
オングストロームにわたり延設する。
１０及び反１獣装置１２は、Ｐ影領域、Ｎ影領域及び絶
縁領域が形成されるＰ形量結晶シリコン半導体基板領域
１６を含む半導体本体のほぼ平坦な表面１４に沿って配
設する。このＰ影領域１６は基帛亀圧■８ｓに維持する
。ｆＭＥレベルシフト装置１（）、反転装置１２及び他
のかかるオン・チップ装置における単結晶導電素子は、
二酸化シリコンの四部の形態の絶縁領域１８の部分によ
って表面１４に沿って互に横方向に分離された１個又は
複数個の能動半導体領域にそれぞれ配設する。酸化物分
離領域１８は表面１４の下へ約６００ ＋１オングスト
ロームにわたり延設し、かつ表面１４の上へ約４ｏｏｏ
オングストロームにわたり延設する。
瑣［Ｅレベルシフト装置１０ではＦＥ’Ｉ’ Ｑｌのド
レインＤＩをＦＥＴ Ｇ２のソースＳ２と一体に構成し
、ＦＥＴ Ｇ２のドレインＤ２をＦＥＴ Ｇ８のソース
Ｓ８と一体に構成する。ソース／ドレイン素子８１．
ＤＩ／８２、 Ｄ、２／８３及びＤ８のすべては、１個
の能動半導体領域において表面１４に沿って配設された
浅いＰ十領域である。これらの素子のすべては表面１４
１の下で下側シリコン内へ約８０００オングストローム
にわたり延設する。
レインＤＩをＦＥＴ Ｇ２のソースＳ２と一体に構成し
、ＦＥＴ Ｇ２のドレインＤ２をＦＥＴ Ｇ８のソース
Ｓ８と一体に構成する。ソース／ドレイン素子８１．
ＤＩ／８２、 Ｄ、２／８３及びＤ８のすべては、１個
の能動半導体領域において表面１４に沿って配設された
浅いＰ十領域である。これらの素子のすべては表面１４
１の下で下側シリコン内へ約８０００オングストローム
にわたり延設する。
Ｐ十領域Ｓｌ、 ＤＩ／Ｓ２． Ｄ２／Ｓ８ ＆［Ｄ３
（７）ｔヘテか、ダイオードＤＰを規定するため表面
１４の下約ｂミクロンにわたり基板領域１６内に延設す
る深いＮ形井戸２０に配設されることが重要である。従
って井戸２０に酸化物領域１８の底部の下を下方へ延設
する。また井戸２０は横方向には、■田レベルシフト装
置ｌＯのための能動領域を規定する絶縁領域１８の部分
の側壁を越えて延設する。
（７）ｔヘテか、ダイオードＤＰを規定するため表面
１４の下約ｂミクロンにわたり基板領域１６内に延設す
る深いＮ形井戸２０に配設されることが重要である。従
って井戸２０に酸化物領域１８の底部の下を下方へ延設
する。また井戸２０は横方向には、■田レベルシフト装
置ｌＯのための能動領域を規定する絶縁領域１８の部分
の側壁を越えて延設する。
反転装［１２においてソースＳ４及びドレインＤ４は１
個の半導体能動領域Ｇこおいて表面１４に沿って配設さ
れた高専Ｔ１１性の浅いＰ十領域である。
個の半導体能動領域Ｇこおいて表面１４に沿って配設さ
れた高専Ｔ１１性の浅いＰ十領域である。
ソースＳ４及びドレインＤ４は表面１４１の下をＰ＋領
域８１． ＤＩ／Ｓ２． Ｄ２／Ｓ８及びＤ８とほぼ同
じ深さにわたり延設し、かつダイオードＤＡを規定する
ため井戸２０とほぼ同じ深さにわたり延設する深いＮ杉
井戸２２内に配設する。ソースＳ５及びドレインＤ５は
他の能動半導体領域において表面１４に沿って配設され
た高導電性の浅いＮ十領域である。ソースＳ５及びドレ
インＤ５は表面１４の下を、Ｍ＆領域１６内へ約８００
１３オングストロームにわたり延設する。
域８１． ＤＩ／Ｓ２． Ｄ２／Ｓ８及びＤ８とほぼ同
じ深さにわたり延設し、かつダイオードＤＡを規定する
ため井戸２０とほぼ同じ深さにわたり延設する深いＮ杉
井戸２２内に配設する。ソースＳ５及びドレインＤ５は
他の能動半導体領域において表面１４に沿って配設され
た高導電性の浅いＮ十領域である。ソースＳ５及びドレ
インＤ５は表面１４の下を、Ｍ＆領域１６内へ約８００
１３オングストロームにわたり延設する。
酸化領域１８の直ぐ下には井戸２ｏ又は２２を囲む高専
Ｙ１％性Ｐ＋領域２４を配設し、この領域２４は領域１
８沿いのドープされたシリコンの反転を防止するよう作
動する。また反転防止領域２４は、ＦＥＴ Ｇ５に対す
る能動領域を規定する領域１８の部分の側壁上へ部分的
に延設する。
Ｙ１％性Ｐ＋領域２４を配設し、この領域２４は領域１
８沿いのドープされたシリコンの反転を防止するよう作
動する。また反転防止領域２４は、ＦＥＴ Ｇ５に対す
る能動領域を規定する領域１８の部分の側壁上へ部分的
に延設する。
第１図においてｘ印で示したように、各ＦＥＴ Ｑｌ。
Ｇ２．Ｑｌ３１ Ｑ’又はＧ５のチャンネルに注入され
たＰ形不純物はその閾電圧を制御するよう作用する。
たＰ形不純物はその閾電圧を制御するよう作用する。
各ＦＥＴ Ｑｌ、 Ｇ２． Ｇ３． Ｇ４又はＧ５に対
するチャンネルの上には酸化シリコンの誘電体層２６の
対応部分を配設し、その上にはドープされた多結晶シリ
コン（ポリシリコン）の絶縁ゲー） Ｇｌ、 Ｇ２．Ｇ
３゜Ｇ４又はＧ５を配設する。酸化物層２６の厚さは約
５００オングストロームである。ゲート０１〜Ｇ５ （
１）厚さはそれぞれ約４０００オングストロームである
。
するチャンネルの上には酸化シリコンの誘電体層２６の
対応部分を配設し、その上にはドープされた多結晶シリ
コン（ポリシリコン）の絶縁ゲー） Ｇｌ、 Ｇ２．Ｇ
３゜Ｇ４又はＧ５を配設する。酸化物層２６の厚さは約
５００オングストロームである。ゲート０１〜Ｇ５ （
１）厚さはそれぞれ約４０００オングストロームである
。
絶縁領域１８の上と、ゲー） Ｇｌ〜Ｇ５によって覆わ
れていない誘電体層２６の上に、約１．２ミクロンの平
均厚さを有する８％の燐でドープした二酸化シリコン（
ペイボックス（ｙａｐｏｘ）、商品名）の導電層２８を
配設する。また導ＴＭ、ＷＩ ２８はゲー） Ｇｌ〜Ｇ
５を囲み、かつ部分的にゲートＧｉ −Ｇｆｉの上に配
設する。導電層２８の上には約１％のシリコント共にア
ルミニウムから成る導ｇ ハターン８０を配設し、コノ
導ｍパターンは導Ｗｉ、 ＩＭ ２ ”及び誘電体層２
６における開口を介して表面１４まで下方へ延設し、ま
た導゛亀層２８における開口を介してゲー） Ｇｌ〜Ｇ
６まで下方へｔＬ設して、亀庄しベルシフト装＠ｌＯ及
び反転装置ｉ’ｊ ｌ ２におりる種々の素子の間の適
当な電気相互接続を形成するようにする。また、約１ミ
クロンの厚さを有する導■パターン８０はｌ“ｅＬ圧Ｖ
Ｖ（第１図ＧこはＤＤＩ” ＩＮＡ 図示せず）、ｖＳＳ”ＤＤＯ及０” ＶＯＵＴＡ ＆Ｚ
対ｔ ６ ’？４１ ％接続を形成する。
れていない誘電体層２６の上に、約１．２ミクロンの平
均厚さを有する８％の燐でドープした二酸化シリコン（
ペイボックス（ｙａｐｏｘ）、商品名）の導電層２８を
配設する。また導ＴＭ、ＷＩ ２８はゲー） Ｇｌ〜Ｇ
５を囲み、かつ部分的にゲートＧｉ −Ｇｆｉの上に配
設する。導電層２８の上には約１％のシリコント共にア
ルミニウムから成る導ｇ ハターン８０を配設し、コノ
導ｍパターンは導Ｗｉ、 ＩＭ ２ ”及び誘電体層２
６における開口を介して表面１４まで下方へ延設し、ま
た導゛亀層２８における開口を介してゲー） Ｇｌ〜Ｇ
６まで下方へｔＬ設して、亀庄しベルシフト装＠ｌＯ及
び反転装置ｉ’ｊ ｌ ２におりる種々の素子の間の適
当な電気相互接続を形成するようにする。また、約１ミ
クロンの厚さを有する導■パターン８０はｌ“ｅＬ圧Ｖ
Ｖ（第１図ＧこはＤＤＩ” ＩＮＡ 図示せず）、ｖＳＳ”ＤＤＯ及０” ＶＯＵＴＡ ＆Ｚ
対ｔ ６ ’？４１ ％接続を形成する。
” Ｅ ｖＤＤＩを供給される導ｒｔｔパターン３０の
部分はソース８１に隣接して表面１４に沿って井戸２０
に配設した高導電性の浅いＮ十領域８２を介して井戸２
０のＮ部分に結合して、井戸２０従ってＦＥＴＱｌｌ
Ｑ２及びＱ３のチャンネルを［１１［）Ｅ ｖＤＤＩに
維持するようにする。同様に、甫、ｒＥ ｖＤＤＯを供
給される導・■１パターン３（）の部分はソースＳ４に
隣接して表面１４に沿って井戸２２＆：、配設した高導
電性の浅いＮ十領域３４を介して井戸２２のＮ部分に結
合して、井戸２２従ってＦＲＥＴ Ｑ４のチャンネルを
ｍ［ＥｖＤＤｏに維持するようにする。Ｎ十領域３２及
び８４はＮ中領域Ｄ５及びＳ５とほぼ同じ深さに延設す
る。また、電圧ｖｓｓを供給される導電）＜ターン８０
の部分はソースＳ５に隣接して表面１４に沿って基板領
域１６に配設した高導電性の浅いＰ÷領域３６を介して
基板領域１６の２部分に結合して、基板領域１６を７ｒ
Ｚ ［Ｅ ｖｓｓに維持するようにする。Ｐ半領域８６
はＰ十領域Ｓ４及びＤ４とほぼ同じ深さに延設する。
部分はソース８１に隣接して表面１４に沿って井戸２０
に配設した高導電性の浅いＮ十領域８２を介して井戸２
０のＮ部分に結合して、井戸２０従ってＦＥＴＱｌｌ
Ｑ２及びＱ３のチャンネルを［１１［）Ｅ ｖＤＤＩに
維持するようにする。同様に、甫、ｒＥ ｖＤＤＯを供
給される導・■１パターン３（）の部分はソースＳ４に
隣接して表面１４に沿って井戸２２＆：、配設した高導
電性の浅いＮ十領域３４を介して井戸２２のＮ部分に結
合して、井戸２２従ってＦＲＥＴ Ｑ４のチャンネルを
ｍ［ＥｖＤＤｏに維持するようにする。Ｎ十領域３２及
び８４はＮ中領域Ｄ５及びＳ５とほぼ同じ深さに延設す
る。また、電圧ｖｓｓを供給される導電）＜ターン８０
の部分はソースＳ５に隣接して表面１４に沿って基板領
域１６に配設した高導電性の浅いＰ÷領域３６を介して
基板領域１６の２部分に結合して、基板領域１６を７ｒ
Ｚ ［Ｅ ｖｓｓに維持するようにする。Ｐ半領域８６
はＰ十領域Ｓ４及びＤ４とほぼ同じ深さに延設する。
屯田レベルシフト装置１０の作動に当り各ＦＥＴＱｌ、
Ｑ２又はＱ３は丁度間導通レベルｖＴＪにおけるゲート
・ソースｌｌ’Ｅと共に〜メ通する。Ｊは１からＮまで
の値であり、本例では８であるｏ ＦＥＴ Ｑｌ〜Ｑ３
カＰチャンネル・エンノ）ンスメント・モート。
Ｑ２又はＱ３は丁度間導通レベルｖＴＪにおけるゲート
・ソースｌｌ’Ｅと共に〜メ通する。Ｊは１からＮまで
の値であり、本例では８であるｏ ＦＥＴ Ｑｌ〜Ｑ３
カＰチャンネル・エンノ）ンスメント・モート。
装置である限り各閾屯田ｖＴＪは負である。各ＦＥＴＱ
Ｊはゲート・ソース間が接続されているから、各ＦＥＴ
Ｃ対するソース・ドレイン電圧降下はＩ ＶＴＪｌとな
る。各ＦＥＴ ＱＪについてはソース叱圧従ってチャン
ネル・ソース１１１１１１Ｅが異なるから、各ＦＥＴ
ＱＪにつき電圧ｖＴＪは異なる。従って、出力亀田ｖＤ
ＤＯは人力屯田ｖＤＤＩと、電圧レベルシフト装ｊｉｇ
、 １０の複合ＦＥＴ １ｍ ｌ！■との和に等しくな
る。云い換えは、各ＦＥＴ ＱＪがＮチャンネル装置で
ある相補形の場合にも成立ち、その理由はこの場合ｖＴ
Ｊが正でｖＤＤＯがＶＤＤＩを越えるという所要の結果
が得られるからである。
Ｊはゲート・ソース間が接続されているから、各ＦＥＴ
Ｃ対するソース・ドレイン電圧降下はＩ ＶＴＪｌとな
る。各ＦＥＴ ＱＪについてはソース叱圧従ってチャン
ネル・ソース１１１１１１Ｅが異なるから、各ＦＥＴ
ＱＪにつき電圧ｖＴＪは異なる。従って、出力亀田ｖＤ
ＤＯは人力屯田ｖＤＤＩと、電圧レベルシフト装ｊｉｇ
、 １０の複合ＦＥＴ １ｍ ｌ！■との和に等しくな
る。云い換えは、各ＦＥＴ ＱＪがＮチャンネル装置で
ある相補形の場合にも成立ち、その理由はこの場合ｖＴ
Ｊが正でｖＤＤＯがＶＤＤＩを越えるという所要の結果
が得られるからである。
種々のＰＮ接合の降伏＠［Ｆ、から、次に述べるようｙ
ｌｊｍｙ、田の制限がアル。ｖＤＩ）Ｉ 〉ｖＤＤＯ＞
ＶＳＳ ” ”関係から逆バイアスされる各ＰＮ接合Ｄ
Ｐ及びＤＡ＆こ対しては、その井戸・基板降伏” （Ｅ
ｖＢＤｗ−ｓは約５【１ｖである。井ｊ々２０及び２２
における浅いＰ４−領域のＰＮ接合のＰ＋バー降伏范田
は約１５Ｖであるから、すべてのソース／ドレイン境界
に沿ったＰＮ接合の降伏ｒ１１［１：、■８．８／／Ｄ
は約１６Ｖとなり、浅いＮ十領域Ｓ５及びＤ５のＰＮ接
合のＮ＋／Ｐ−降伏電圧もほぼ同じである。
ｌｊｍｙ、田の制限がアル。ｖＤＩ）Ｉ 〉ｖＤＤＯ＞
ＶＳＳ ” ”関係から逆バイアスされる各ＰＮ接合Ｄ
Ｐ及びＤＡ＆こ対しては、その井戸・基板降伏” （Ｅ
ｖＢＤｗ−ｓは約５【１ｖである。井ｊ々２０及び２２
における浅いＰ４−領域のＰＮ接合のＰ＋バー降伏范田
は約１５Ｖであるから、すべてのソース／ドレイン境界
に沿ったＰＮ接合の降伏ｒ１１［１：、■８．８／／Ｄ
は約１６Ｖとなり、浅いＮ十領域Ｓ５及びＤ５のＰＮ接
合のＮ＋／Ｐ−降伏電圧もほぼ同じである。
本例の構体７同路における最大の逆ＰＮ接合竜圧差は接
合ＤＰにおりるｖＩＪＤ工及び”ＤＤＯの間の差である
。従って、ＶＤＤＩは少なくともｖｓｓとｖＢＤＷ−８
の和に制限きれる。井戸２０内では最大屯■差はドレイ
ンＤ８の境界に沿ったＰＭ接合８８におけるＶＤＤＩ及
びｖＤＤＯの間の差である。
合ＤＰにおりるｖＩＪＤ工及び”ＤＤＯの間の差である
。従って、ＶＤＤＩは少なくともｖｓｓとｖＢＤＷ−８
の和に制限きれる。井戸２０内では最大屯■差はドレイ
ンＤ８の境界に沿ったＰＭ接合８８におけるＶＤＤＩ及
びｖＤＤＯの間の差である。
反転装置１２の如き装置によりｖＭ ＦＥ ＶＤＤＯは
制限サレル。ｖｌ）Ｄｏ ＜ＶＤＤＩ テあるから、Ｐ
Ｍ接合ＤＡの逆バイアス１１圧はＰＮ接合ＤＰの逆バイ
アス屯田より常に小さくなり、従ってＰ）１接合ＤＡに
つイテハ問題ハフｘ イ。ｍ ［Ｅ ＶＯＵＴＡ Ｇｔ
、Ｉｔ ＩＥ ＶＩＮＡ カを倫ｕ＋＋値” ０” （
ｖＤＤＯにおける）から°’ １ ” （ＶＢｓにおり
る）に切換えられた際、ＦＥＴ Ｑ４のターンオン及び
ＦＥＴ Ｑ５のターンオフと共にＶＤＤＯにおける論理
値°°１°”から、ＦＥＴ Ｑ４のターンオフ及びＦＥ
ＴＱ５のターンオンと共にｖｓｓにおける論理値°°０
”へ切換えられ、逆に７ｍ ＥＥ ＶＩＮＡが“１゛°
から“０°°へ切換えられた際電圧Ｖ は°’ ｏ
＋＋から°゛１”へ切ＵＴＡ 換えられ、この電圧Ｖ から制限が生ずる。
制限サレル。ｖｌ）Ｄｏ ＜ＶＤＤＩ テあるから、Ｐ
Ｍ接合ＤＡの逆バイアス１１圧はＰＮ接合ＤＰの逆バイ
アス屯田より常に小さくなり、従ってＰ）１接合ＤＡに
つイテハ問題ハフｘ イ。ｍ ［Ｅ ＶＯＵＴＡ Ｇｔ
、Ｉｔ ＩＥ ＶＩＮＡ カを倫ｕ＋＋値” ０” （
ｖＤＤＯにおける）から°’ １ ” （ＶＢｓにおり
る）に切換えられた際、ＦＥＴ Ｑ４のターンオン及び
ＦＥＴ Ｑ５のターンオフと共にＶＤＤＯにおける論理
値°°１°”から、ＦＥＴ Ｑ４のターンオフ及びＦＥ
ＴＱ５のターンオンと共にｖｓｓにおける論理値°°０
”へ切換えられ、逆に７ｍ ＥＥ ＶＩＮＡが“１゛°
から“０°°へ切換えられた際電圧Ｖ は°’ ｏ
＋＋から°゛１”へ切ＵＴＡ 換えられ、この電圧Ｖ から制限が生ずる。
ＵＴＡ
ＰＮ接合ＤＡを別にして、反転装置１２における最大Ｐ
Ｎ接合也圧差は、ドレインＤ４に沿ったＰＮ接合４０に
おけルｖＤＤｏ及（Ｊ ＶＢ２ （１）間の差（ＦＥ’
ｌ’Ｑ４カターンオフする場合）、又はドレインＤ５に
沿ったＰＮ接合４２におけるｖＤＤｏ及びｖｓｓの間の
差（ＦＫ’ｌ’ Ｑ４がターンオンする場合）である。
Ｎ接合也圧差は、ドレインＤ４に沿ったＰＮ接合４０に
おけルｖＤＤｏ及（Ｊ ＶＢ２ （１）間の差（ＦＥ’
ｌ’Ｑ４カターンオフする場合）、又はドレインＤ５に
沿ったＰＮ接合４２におけるｖＤＤｏ及びｖｓｓの間の
差（ＦＫ’ｌ’ Ｑ４がターンオンする場合）である。
これらの差のどちらもははｖＢＤｓ／Ｄに制限され、従
ってＶＤＤＩはｖｓｓとはぼ２ｖＢＤＳ／Ｄとの和に制
限される０これは［［Ｅ ＶＤＤＩに関する制限の全般
的な重態テア’）、その理由は２ｖＢｌ）Ｓ／Ｄ （約
８０ｖ）は■ＢＤＷ−８（約５０Ｖ）より小さいからで
ある。
ってＶＤＤＩはｖｓｓとはぼ２ｖＢＤＳ／Ｄとの和に制
限される０これは［［Ｅ ＶＤＤＩに関する制限の全般
的な重態テア’）、その理由は２ｖＢｌ）Ｓ／Ｄ （約
８０ｖ）は■ＢＤＷ−８（約５０Ｖ）より小さいからで
ある。
本発明の揮々の累子全製造する方法は半導体技術におい
て周知である。第１図に示した種々の１゛−プされた領
域を作製する際には普通のマスキング、エツチング及び
清浄（クリーニング）技術が・使用される。記載を簡単
にするため、次に述べる製造工程の説明では、マスキン
グ、エツチング。
て周知である。第１図に示した種々の１゛−プされた領
域を作製する際には普通のマスキング、エツチング及び
清浄（クリーニング）技術が・使用される。記載を簡単
にするため、次に述べる製造工程の説明では、マスキン
グ、エツチング。
清浄その他周知の工程の説明は省略する。
種々のＰ Ｊｌｔ領域を形成するためのＰ形不純物とし
てはほう素を使用する。相補Ｎ形ドープ剤としては燐及
び砒素を選択的に使用する。これらドープ剤の代りに他
の適当な不純物を使用することもできる。多くのイオン
注入工程では代案として不純物を拡散によって導入する
ことができ、かつこれと逆の関係にすることもできる〇 出発材料は約１５オーム・ｃｍの固有抵抗を有する基板
領域１６を含むウェハである。このウェハの頂部に沿っ
て５００オングストロームの二酸化シリコン層を熱成長
させる。井戸２０及び２２を形成するための区域におけ
る領域１６に酸化物層を介してまず５ＸｌＯ’イオン／
Ｃ−の用量において１５０キｔ’ ＠ｉ、子ホル） （
ＫＫＶ） ニおイテ燐（Ｐ＋）全ｍ１ハ；的にイ」ン注
入することにＪ、って井戸２０及び２２をノ１ぢ成する
。次いで燐を１１５ ＋１“Ｃで熱的に駆動し−Ｃ井戸
２０及び２２を形成する。これにより・燐の活性化も行
われる。次いで酸化物層を除去する。次いで普通の技術
により酸化物絶縁領域１８及び反転防止領域２４を形成
し、はう素を５Ｘ１０１８イオン／Ｃ−においてウェハ
のフィールド区域に選択的に注入し、次いで下方へ駆動
して、酸化物領域１Ｂが形成される際Ｐ十領域２４が形
成されるようにする。
てはほう素を使用する。相補Ｎ形ドープ剤としては燐及
び砒素を選択的に使用する。これらドープ剤の代りに他
の適当な不純物を使用することもできる。多くのイオン
注入工程では代案として不純物を拡散によって導入する
ことができ、かつこれと逆の関係にすることもできる〇 出発材料は約１５オーム・ｃｍの固有抵抗を有する基板
領域１６を含むウェハである。このウェハの頂部に沿っ
て５００オングストロームの二酸化シリコン層を熱成長
させる。井戸２０及び２２を形成するための区域におけ
る領域１６に酸化物層を介してまず５ＸｌＯ’イオン／
Ｃ−の用量において１５０キｔ’ ＠ｉ、子ホル） （
ＫＫＶ） ニおイテ燐（Ｐ＋）全ｍ１ハ；的にイ」ン注
入することにＪ、って井戸２０及び２２をノ１ぢ成する
。次いで燐を１１５ ＋１“Ｃで熱的に駆動し−Ｃ井戸
２０及び２２を形成する。これにより・燐の活性化も行
われる。次いで酸化物層を除去する。次いで普通の技術
により酸化物絶縁領域１８及び反転防止領域２４を形成
し、はう素を５Ｘ１０１８イオン／Ｃ−においてウェハ
のフィールド区域に選択的に注入し、次いで下方へ駆動
して、酸化物領域１Ｂが形成される際Ｐ十領域２４が形
成されるようにする。
種々のＦＥＴはまず熱酸化により表面１４に沿って誘電
体層２６を成長させることによって形成する。はう素（
Ｂ＋）を８Ｘ１０１１イオ”７ｃｍ２及び４５ＫＥＹに
おいて種々のＦＥＴのチャンネルに選択的に注入してそ
の閾Ｉ！田を設定する。誘電体層２６の頂部上に多結晶
シリコン層を堆積する。この多結晶シリコン層に燐を拡
散させてこの多結晶シリコン層が約２０オーム／単位面
積のシート抵抗において導ル性を呈するようにする。次
いでこの多結晶シリコン層に選択的にエツチングを施し
てゲートＧｌ〜Ｇ５を形成する。ゲートＧ５を用いて自
己アラインメントを行い、砒素（Ａｓ＋）を５ｘｌｌ１
１５イメン／Ｃ１ｎ’及び１２０ ＫＥＹで酸化物層２
６を介して浅いＮ十領・域を形成するための領域に注入
する。次いで１０５０’ｃで砒素において熱的に駆動す
ることにより践いＮ十領域が形成される。これにより砒
素の活性化も行われる。ゲー） Ｇｌ〜Ｇ４１を用いて
自己アラインメントを行い、はう素（Ｂ＋）を８ Ｘ
１０”イオン／仁ｍ２及び４０ Ｋｌで誘ｍ体層２６を
介して浅いＰ十領域用の領域に選択的に注入する。燐で
ドープした二酸化シリコンＮ２８を堆積した後ウニハラ
９５０°Ｃで焼鈍する。このウェハをほう素において駆
動して浅いＰ十領域を形成し、この領域を活性化し、格
子損傷を修復する。
体層２６を成長させることによって形成する。はう素（
Ｂ＋）を８Ｘ１０１１イオ”７ｃｍ２及び４５ＫＥＹに
おいて種々のＦＥＴのチャンネルに選択的に注入してそ
の閾Ｉ！田を設定する。誘電体層２６の頂部上に多結晶
シリコン層を堆積する。この多結晶シリコン層に燐を拡
散させてこの多結晶シリコン層が約２０オーム／単位面
積のシート抵抗において導ル性を呈するようにする。次
いでこの多結晶シリコン層に選択的にエツチングを施し
てゲートＧｌ〜Ｇ５を形成する。ゲートＧ５を用いて自
己アラインメントを行い、砒素（Ａｓ＋）を５ｘｌｌ１
１５イメン／Ｃ１ｎ’及び１２０ ＫＥＹで酸化物層２
６を介して浅いＮ十領・域を形成するための領域に注入
する。次いで１０５０’ｃで砒素において熱的に駆動す
ることにより践いＮ十領域が形成される。これにより砒
素の活性化も行われる。ゲー） Ｇｌ〜Ｇ４１を用いて
自己アラインメントを行い、はう素（Ｂ＋）を８ Ｘ
１０”イオン／仁ｍ２及び４０ Ｋｌで誘ｍ体層２６を
介して浅いＰ十領域用の領域に選択的に注入する。燐で
ドープした二酸化シリコンＮ２８を堆積した後ウニハラ
９５０°Ｃで焼鈍する。このウェハをほう素において駆
動して浅いＰ十領域を形成し、この領域を活性化し、格
子損傷を修復する。
導電１ｉ７２８及び所要に応じ誘電体層２６には選択的
にエツチングを施して、ゲー） Ｇｌ〜Ｇｔｉに対する
電気接続及び表面１４に沿った浅いＰＡＩＮ十領域に対
する電気接続のための開口を形成する。導電ハターン３
０は、シリコンをドープしたアルミニウムの適当な層を
堆積し、これに選択的にエツチングを施すことにより形
成する。次いで、ウェハノ頂部に普通の表面安定化層を
堆積してスクラッチ保護部を形成し、表面安定化層を介
し外部接触部材のための開口を形成することによりウェ
ハが完成する。
にエツチングを施して、ゲー） Ｇｌ〜Ｇｔｉに対する
電気接続及び表面１４に沿った浅いＰＡＩＮ十領域に対
する電気接続のための開口を形成する。導電ハターン３
０は、シリコンをドープしたアルミニウムの適当な層を
堆積し、これに選択的にエツチングを施すことにより形
成する。次いで、ウェハノ頂部に普通の表面安定化層を
堆積してスクラッチ保護部を形成し、表面安定化層を介
し外部接触部材のための開口を形成することによりウェ
ハが完成する。
ＶＤＤＩ、ｖＤＤｏ及ヒｖｓｓとしてはそれぞれ２１ｖ
。
。
１８Ｖ及びＯｖが好適である。１’ｌ！ＩＩＥレベルシ
フト装置１０におけるＮ個の直列接続ＦＥＴに対する平
均閾電圧は−１，５■が好適であり、その場合Ｎは２で
ある。
フト装置１０におけるＮ個の直列接続ＦＥＴに対する平
均閾電圧は−１，５■が好適であり、その場合Ｎは２で
ある。
上記構体／回路においては１個のレベルシフト１次回戸
２０／ダイオードＤＰだけ説明したが、各レベルシフト
井戸が井戸２ｏにつき上記の如く構成した１個又は複数
個のＦＥＴを含んでいるレベルシフト井戸／１次ダイオ
ードをＭ個使用することができる。その場合レベルシフ
ト井戸を逐次適切に構成配置ａシて、第Ｍ番目のレベル
シフト井戸を除き各レベルシフト井戸における最後のＦ
ＥＴのトレインからの出力電圧が次のレベルシフト井戸
におけるｍ Ｉ ＦＥＴのソースに対する入力電圧とな
るようにする。第ルベルシフト井戸における第１ ＦＥ
Ｔのソースに対する入力電圧は電圧レベルシフト装置全
体に対するいわゆる全体入力電圧（１！圧ＶＤＤＩに対
応）となる。第Ｍ番目のレベルシフト井戸における最終
ＦＥＴのドレインからの出方電圧は電圧レベルシフ）装
置全体からのいわゆる全体出力電圧（Ｔ昆圧ｖＤＤｏに
対応）となる。
２０／ダイオードＤＰだけ説明したが、各レベルシフト
井戸が井戸２ｏにつき上記の如く構成した１個又は複数
個のＦＥＴを含んでいるレベルシフト井戸／１次ダイオ
ードをＭ個使用することができる。その場合レベルシフ
ト井戸を逐次適切に構成配置ａシて、第Ｍ番目のレベル
シフト井戸を除き各レベルシフト井戸における最後のＦ
ＥＴのトレインからの出力電圧が次のレベルシフト井戸
におけるｍ Ｉ ＦＥＴのソースに対する入力電圧とな
るようにする。第ルベルシフト井戸における第１ ＦＥ
Ｔのソースに対する入力電圧は電圧レベルシフト装置全
体に対するいわゆる全体入力電圧（１！圧ＶＤＤＩに対
応）となる。第Ｍ番目のレベルシフト井戸における最終
ＦＥＴのドレインからの出方電圧は電圧レベルシフ）装
置全体からのいわゆる全体出力電圧（Ｔ昆圧ｖＤＤｏに
対応）となる。
要約すると、全体入力電圧は２つの態様において制限さ
れる。第１に、全体入力端子は全体出力電圧及びルＶＢ
ＤＳ／ｌ）に制限される。第２に、全体入力端子はｖｓ
ｓと、ｖＢＤＷ−８又はほぼ（Ｍ＋１ ）−ＶＢＤＳ／
Ｔ）の小さい方との和に制限される。これにより、レベ
ルシフト井戸が１個だけの場合に比べ入力電圧範囲が拡
大される。
れる。第１に、全体入力端子は全体出力電圧及びルＶＢ
ＤＳ／ｌ）に制限される。第２に、全体入力端子はｖｓ
ｓと、ｖＢＤＷ−８又はほぼ（Ｍ＋１ ）−ＶＢＤＳ／
Ｔ）の小さい方との和に制限される。これにより、レベ
ルシフト井戸が１個だけの場合に比べ入力電圧範囲が拡
大される。
次に述べる本発明の変形例では上記４１ｑ体／回路が入
力電圧ＶＤＤＩで作動するイｑ加装置を備えている。
力電圧ＶＤＤＩで作動するイｑ加装置を備えている。
この変形例の回路図を第３図に示し、本例における付加
装置は反転動作構造に配設した１対のエンハンスメント
・モード絶縁ゲートＦＥＴ Ｑ６及びＱ７から成る別の
普通のＣＭＯ８反転装置４４である。
装置は反転動作構造に配設した１対のエンハンスメント
・モード絶縁ゲートＦＥＴ Ｑ６及びＱ７から成る別の
普通のＣＭＯ８反転装置４４である。
ＦＥＴ Ｑ６及びＱ７のドレインＤ６及びＤ７を互に接
続して、相互接続されたゲート電極Ｇ６及びＧ７に供給
された論理入力電圧Ｖ工ＮＢとは反対論理値を有する論
理出力電圧■ を発生ずるようにする。
続して、相互接続されたゲート電極Ｇ６及びＧ７に供給
された論理入力電圧Ｖ工ＮＢとは反対論理値を有する論
理出力電圧■ を発生ずるようにする。
ＵＴＢ
ＦＥＴ Ｑ６はＰチャンネル装置であり、そのソースＳ
６に電圧ＶＤＤＩを供給され、かつそのチャンネルは電
圧ＶＤＤＩに対し短絡されている。またＦＥＴＱ６のチ
ャンネル及びソースは逆バイアス装置であるＰＮダイオ
ードＤＢのカソードに接続し、このダイオードのアノー
ドは基準電圧Ｖｓ８に結合する。
６に電圧ＶＤＤＩを供給され、かつそのチャンネルは電
圧ＶＤＤＩに対し短絡されている。またＦＥＴＱ６のチ
ャンネル及びソースは逆バイアス装置であるＰＮダイオ
ードＤＢのカソードに接続し、このダイオードのアノー
ドは基準電圧Ｖｓ８に結合する。
ＦＩＴ ｑ７は相補Ｎチャンネル装置であり、そのソー
スＳ７及びチャンネルは基準電圧ｖ８８に維持する。
スＳ７及びチャンネルは基準電圧ｖ８８に維持する。
反転装置４４は、電圧ｖＤＤ。ではなく電圧ＶＤＤＩで
作動する点を除き反転装置１２と同じである。
作動する点を除き反転装置１２と同じである。
ダイオードＤＢは表面１４に沿って井戸２２と同一形態
に配設した深いＮ形井戸によって規定する。
に配設した深いＮ形井戸によって規定する。
反転装置Ｒ４４は反転装置１２及び電圧レベルシフト装
置１０につき上述したのと同一形態に配設した深いＮ形
井戸によって規定する。反転装置４４は反転装置１２及
び電圧レベルシフト装置１０につき上述したのと同−態
様で作製する。
置１０につき上述したのと同一形態に配設した深いＮ形
井戸によって規定する。反転装置４４は反転装置１２及
び電圧レベルシフト装置１０につき上述したのと同−態
様で作製する。
反転装置４４により付加的な融通性が得られる一方、こ
の反転装置により電圧ＶＤＤＩに対する動作範囲が更に
制限される。ダイオードＤＢの逆電ＩＦはダイ」−ドＤ
Ｐの逆電圧と同じであるから、ダイオードＤＢには何等
問題はない。実際上ダイオードＤＢ及びＤＰは、別個の
能動半導体領域の周りに形成されることを除き同じＰＮ
接合である。
の反転装置により電圧ＶＤＤＩに対する動作範囲が更に
制限される。ダイオードＤＢの逆電ＩＦはダイ」−ドＤ
Ｐの逆電圧と同じであるから、ダイオードＤＢには何等
問題はない。実際上ダイオードＤＢ及びＤＰは、別個の
能動半導体領域の周りに形成されることを除き同じＰＮ
接合である。
ｉＴＩ ［Ｅ Ｖ ハ、［ＥＥ Ｖ工、Ｂ カ論理
値”ｏ °゛カラＵＴ Ｂ° １”へ切換る際ＦＥＴ Ｑ ６のターンオン及び
ＦＥＴＱ７のターンメ７と共に電圧ＶＤＤＩにおける論
理値” １ ”から、ＦＥＴ Ｑ６のターンＡ）及び
ＦＩＴ Ｑ７のターンオンと共に電圧ｖｓｓにおける論
理値゛°０”・へ切換えられ、逆に電圧ｖ工ＮＢが“１
″がら°’ Ｏ’へ切換えられた際電圧Ｖ は°（）
“′から°゛ｌ゛ＵＴＢ へ切換えられ、従って電圧Ｖ から制限が生ずＵＴＢ る。ダイオ−、ドＤＢは別にして、反転装置１２におけ
る最大ＰＮ接合電圧差はドレインＤ６に沿ったＰＮ接合
におけるＶＤＤＩ及びＶ８８（７）差（ＦＥＴ Ｑ６が
ターンオフする場合）又はドレインＤ７に沿ったＰＮ接
合におケルＶＤ、工及びＶｓＢ （１）差（ＦＥＴ Ｑ
［３がターンオンする場合）となる。これら電圧差はい
ずれもほぼｖＢＤＳ／１）に制限される。従って、本例
ではＶＤＤＩはＶＳＳ及びｖＢＤｓ／Ｄの和に制限され
る。
値”ｏ °゛カラＵＴ Ｂ° １”へ切換る際ＦＥＴ Ｑ ６のターンオン及び
ＦＥＴＱ７のターンメ７と共に電圧ＶＤＤＩにおける論
理値” １ ”から、ＦＥＴ Ｑ６のターンＡ）及び
ＦＩＴ Ｑ７のターンオンと共に電圧ｖｓｓにおける論
理値゛°０”・へ切換えられ、逆に電圧ｖ工ＮＢが“１
″がら°’ Ｏ’へ切換えられた際電圧Ｖ は°（）
“′から°゛ｌ゛ＵＴＢ へ切換えられ、従って電圧Ｖ から制限が生ずＵＴＢ る。ダイオ−、ドＤＢは別にして、反転装置１２におけ
る最大ＰＮ接合電圧差はドレインＤ６に沿ったＰＮ接合
におけるＶＤＤＩ及びＶ８８（７）差（ＦＥＴ Ｑ６が
ターンオフする場合）又はドレインＤ７に沿ったＰＮ接
合におケルＶＤ、工及びＶｓＢ （１）差（ＦＥＴ Ｑ
［３がターンオンする場合）となる。これら電圧差はい
ずれもほぼｖＢＤＳ／１）に制限される。従って、本例
ではＶＤＤＩはＶＳＳ及びｖＢＤｓ／Ｄの和に制限され
る。
以上本発明を図示の実施例につき詳細に説明したが、こ
れは単なる例示に過ぎず、本発明の範囲はこれら実施例
に限定されるものではない。例えば、上述したのと反対
導電形式の半導体材料を用いても同一結果を７」るこ七
ができる。電圧レベルシフト装置におりる１個又は複数
個のＦＥＴのドレイン及びゲートの間に抵抗の如き素子
を結合することもできる。従って本発明の範ＵＨ内で種
々の変形が可能であることは当業者には明らかである。
れは単なる例示に過ぎず、本発明の範囲はこれら実施例
に限定されるものではない。例えば、上述したのと反対
導電形式の半導体材料を用いても同一結果を７」るこ七
ができる。電圧レベルシフト装置におりる１個又は複数
個のＦＥＴのドレイン及びゲートの間に抵抗の如き素子
を結合することもできる。従って本発明の範ＵＨ内で種
々の変形が可能であることは当業者には明らかである。
第１図は本発明の実施例の断面図、
第２図は第１図の回路図、
第８図は本発明の変形例の回路図である。
１０・・・電圧レベルシフト装置
１２・・・反転装置１４・・・表面
１６・・・Ｐ形相結晶シリコン半導体基板領域１８・・
・絶縁領域 ２０ 、２２・・・Ｎ形井戸２４・
・・高導電性Ｐ十領域 ２６・・・誘ｔＵ体層 ２８・・・導電層８０・
・・導電パターン ８２ 、８４・・・Ｎ十領域３６
・・・Ｐ十領域 ８８ 、４０・・・ＰＮ接合
４４・・・普通の０ＭＯ８反転装置。 手続補正書 昭和５８年１１月１０日 １、事件の表示 昭和５８年 特許 願第１９５１４．９号２、発明の名
称 集積半導体構体 ３− ｈｌｉ正をする者 事件との関係 特、′ｉ１・出願人 名称 エヌ・ベー・フィリップス・フルーイランベ
ンファブリケン ５゜ ６・ １ｉｌｉ 正（７） 対象 明細１１シの［発
明の詳細な説１す月の榴７、 １ｔｌｉ正の内容 （別
紙の通り）０１１．′ハ ｉ本１、 Ｉｌｌ］細書第２
５頁第９行の「焼踵する。」を「焼鈍（アニール）する
。」に訂正する。
・絶縁領域 ２０ 、２２・・・Ｎ形井戸２４・
・・高導電性Ｐ十領域 ２６・・・誘ｔＵ体層 ２８・・・導電層８０・
・・導電パターン ８２ 、８４・・・Ｎ十領域３６
・・・Ｐ十領域 ８８ 、４０・・・ＰＮ接合
４４・・・普通の０ＭＯ８反転装置。 手続補正書 昭和５８年１１月１０日 １、事件の表示 昭和５８年 特許 願第１９５１４．９号２、発明の名
称 集積半導体構体 ３− ｈｌｉ正をする者 事件との関係 特、′ｉ１・出願人 名称 エヌ・ベー・フィリップス・フルーイランベ
ンファブリケン ５゜ ６・ １ｉｌｉ 正（７） 対象 明細１１シの［発
明の詳細な説１す月の榴７、 １ｔｌｉ正の内容 （別
紙の通り）０１１．′ハ ｉ本１、 Ｉｌｌ］細書第２
５頁第９行の「焼踵する。」を「焼鈍（アニール）する
。」に訂正する。
Claims (1)
- 【特許請求の範囲】 １ 半導体本体を備え、かつ１個又は複数個のエンハン
スメント・モード電界）ランジスタを設けたａＬｌ：Ｅ
レベルシフト装置を有する集積半導体前体であって、前
記各電界効果トランジスタがソースと、ドレインと、ソ
ース及びドレイン間Ｇこ延在するチャンネル領域と、ソ
ースをドレインに接続する′ｆ４ｚ界効果トランジスタ
の主車流通路を制御するゲートｌ狂極とを有し、ゲート
ｍ極をドレインに結合し、回路Ｊ自回路Ｇこより入力ノ
ードを出力ノードに接続しかつ回路通路が前記各電界効
果トランジスタの主ｌ］、流通路を含み、回路通路では
前記各電界効果トランジスタがドにインに比べ入力ノー
ドの近く（こ接続したソースを有し、′−ス及びドレイ
ンを第１導亀形式としかつ半導体本体の半導体基板領域
に収容する集積半導体構体において、半導体基板領域が
集積半導体Ｎ鉢の基準屯田ノードに１１１１シ、ｆｊｉ
Ｊ記各）１１界効果トランジスタのチャンネル領域及び
基準屯田ノードの間にダイオードを接続し、半導体基板
領域が第１導車形式でありかつ第１導屯形式と反対の第
２導電形式の１次回戸を含み、前記各電界効果トランジ
スタのソース及びドレインを１次回戸に配設し、１次回
戸及び半導体基板領域を前記ダイオードを購成するｐｎ
接合によって分離するｌ（戒としたことを特徴とする集
積半導体構体。 ｆ！、１次回戸をほぼ入力ｆｉｔ川に維持する特許請求
の範囲第１項記載の半導体Ｆｆ？ｊ体。 ＆ 出力ノードにおける出力ＴＩＳ、 ＋−ｔ：、が入
力ノードにおける屯田と、前記各電界効果トランジスタ
の閾電圧との和Ｇこほぼ等しい特許請求のｆｌｉｉｊ囲
第１又は２項記載の半博体購体〇 表 半導体基板領域が１次回戸から離間された第２導酸
彫式の第１装置井戸を含み、同様な極性の第１亀界効果
トランジスタのソース及びドレインを第１装貯井戸【こ
配役し、第１市ｊＡ［Ｊｔ果）ランジスタのソースＧこ
出力ノードを接続する特ｉ（’ｆ錆求の範囲第１，２又
は８項記載の半導体構体。 ５ 第１装置井戸を出力ノードレこおけるとほぼ同じ屯
田（こ１４１°持する特許請求の範囲第４項記載の半導
体層体０ ＆ 半導体基板領域が１次回戸及び第１装置井戸から離
間された第２導市１形式の第２装置井戸を含み、同様な
極性の第２ＴＢ界効果トランジスタのソース及びドレイ
ンを第２装置井戸Ｌ 配設し、第２川、界効果トランジ
スタのソースに入力ノードを接続する特許請求の範囲第
４・又は５項記載の半導体構体。 ７、 第２装置井戸を人力ノードにおけるとほぼ同じＷ
（、［Ｅに維持する特許請求の範囲第６項記載の半導体
溝体。 ８ 半導体基板領域が１次回戸の外部における反対極性
の電界効果トランジスタのソース及びドレインを含む特
許請求の範囲第１乃至７項中のいずれか一項記載の半導
体構体。 ０、 前記各電界効果トランジスタが１次回戸σ）表面
に沿って配設したソース及びドレインを有する絶縁ゲー
ト電界効果トランジスタである特許請求の範囲第１乃至
８項中σ）しＡずれフ２）−項記載の半導体構体０ １０、 入力ノード及び基準ノードにおける屯ｒ１：
、の差の絶対値が出力ノード及び基準ノードにおける１
！王の差の絶対値を越える特許請求の範囲第１乃至９項
中のいずれか一項記載の半導体構体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43514182A | 1982-10-18 | 1982-10-18 | |
| US435141 | 1982-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990951A true JPS5990951A (ja) | 1984-05-25 |
| JPH0351107B2 JPH0351107B2 (ja) | 1991-08-05 |
Family
ID=23727151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195149A Granted JPS5990951A (ja) | 1982-10-18 | 1983-10-18 | 集積半導体構体 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0106413B1 (ja) |
| JP (1) | JPS5990951A (ja) |
| DE (1) | DE3379009D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261168A (ja) * | 1987-04-03 | 1988-10-27 | エステーミクロエレクトロニクス ソシエテ アノニム | Ｍｏｓ技術の高圧レベル検出回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4675561A (en) * | 1985-11-15 | 1987-06-23 | Precision Monolithics, Inc. | FET output drive circuit with parasitic transistor inhibition |
| GB2207315B (en) * | 1987-06-08 | 1991-08-07 | Philips Electronic Associated | High voltage semiconductor with integrated low voltage circuitry |
| DE3821644A1 (de) * | 1987-12-23 | 1989-12-28 | Siemens Ag | Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik |
| FR2717918B1 (fr) * | 1994-03-25 | 1996-05-24 | Suisse Electronique Microtech | Circuit pour contrôler les tensions entre caisson et sources des transistors mos et système d'asservissement du rapport entre les courants dynamique et statique d'un circuit logique mos. |
| JP7222847B2 (ja) * | 2019-08-26 | 2023-02-15 | 株式会社東芝 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163161A (en) * | 1975-11-24 | 1979-07-31 | Addmaster Corporation | MOSFET circuitry with automatic voltage control |
| JPS5931863B2 (ja) * | 1976-01-07 | 1984-08-04 | 株式会社日立製作所 | 電圧出力回路 |
| JPS5498677A (en) * | 1978-01-11 | 1979-08-03 | Citizen Watch Co Ltd | Electronic watch |
-
1983
- 1983-10-14 DE DE8383201468T patent/DE3379009D1/de not_active Expired
- 1983-10-14 EP EP83201468A patent/EP0106413B1/en not_active Expired
- 1983-10-18 JP JP58195149A patent/JPS5990951A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261168A (ja) * | 1987-04-03 | 1988-10-27 | エステーミクロエレクトロニクス ソシエテ アノニム | Ｍｏｓ技術の高圧レベル検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0106413A2 (en) | 1984-04-25 |
| JPH0351107B2 (ja) | 1991-08-05 |
| EP0106413A3 (en) | 1986-12-10 |
| EP0106413B1 (en) | 1989-01-18 |
| DE3379009D1 (en) | 1989-02-23 |
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