JPS599964A - 半導体装置の電極および配線の形成方法 - Google Patents
半導体装置の電極および配線の形成方法Info
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- JPS599964A JPS599964A JP57119363A JP11936382A JPS599964A JP S599964 A JPS599964 A JP S599964A JP 57119363 A JP57119363 A JP 57119363A JP 11936382 A JP11936382 A JP 11936382A JP S599964 A JPS599964 A JP S599964A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の電極および配線の形成方法に関
するものである。
するものである。
半導体集積回路装置（ＩＣ）においては、シリコン（Ｓ
ｌ）基板の主面部にトランジスタ、ダイメート、抵抗、
容量などの素子を形成し、これらの素子をアルミニウム
（Ａｔ） ｉたはＡ／を特徴とする特許からなる金属層
で配線している。
ｌ）基板の主面部にトランジスタ、ダイメート、抵抗、
容量などの素子を形成し、これらの素子をアルミニウム
（Ａｔ） ｉたはＡ／を特徴とする特許からなる金属層
で配線している。
近年、ＩＣの高密度集積化かますます要求されてきて、
工Ｃの素子数が増加し、回路構成が複雑になるに連れて
配線方式が大きな問題になっている。単層配線方式にす
ると、ＩＣのチップザイズが１すます犬きくなり、製造
歩留り、製造コストなどの面で大きな障害になってくる
。これをさけるためには多層配線方式を利用する必要が
ある。
工Ｃの素子数が増加し、回路構成が複雑になるに連れて
配線方式が大きな問題になっている。単層配線方式にす
ると、ＩＣのチップザイズが１すます犬きくなり、製造
歩留り、製造コストなどの面で大きな障害になってくる
。これをさけるためには多層配線方式を利用する必要が
ある。
多層配線方式にする場合には、通常、Ａｔ配線層が用い
られているが、一層目のＡｔ配線層を選択エツチングで
形成したのちにシンターする時に、この一層目のＡｔ配
線層にヒロックが生じ、このヒロックによって層間絶縁
膜にクラックが生じたりｔたはピンホールができたりし
て、一層目のＡｔ配線層と二層目のｊｌｋｔ配線層とが
互いに交差する部分において短絡することがある。この
Ａｔ配線層の熱処理時に発生するヒロックは、このｐ、
を配線層の表面上にあらかじめチタンタングステン（Ｔ
ｉＷ）薄層またはニッケルクロム（ＮｉＯｒ ） ＷＪ
層’ｉ：形成しておくことによって、抑えられるが、ｐ
ｎ接合の浅い素子に適用される白金シリサイド層ＴｉＷ
−Ａｔ構造の電極と同時１こ形成されるＡｔ配線層に関
しては次に説明するような問題がある。
られているが、一層目のＡｔ配線層を選択エツチングで
形成したのちにシンターする時に、この一層目のＡｔ配
線層にヒロックが生じ、このヒロックによって層間絶縁
膜にクラックが生じたりｔたはピンホールができたりし
て、一層目のＡｔ配線層と二層目のｊｌｋｔ配線層とが
互いに交差する部分において短絡することがある。この
Ａｔ配線層の熱処理時に発生するヒロックは、このｐ、
を配線層の表面上にあらかじめチタンタングステン（Ｔ
ｉＷ）薄層またはニッケルクロム（ＮｉＯｒ ） ＷＪ
層’ｉ：形成しておくことによって、抑えられるが、ｐ
ｎ接合の浅い素子に適用される白金シリサイド層ＴｉＷ
−Ａｔ構造の電極と同時１こ形成されるＡｔ配線層に関
しては次に説明するような問題がある。
第１図（Ａ）〜（Ｄ）は従来の白金シワサイド−ＴｉＷ
−Ａノ、構造の電極および配線の形成方法の主要段階
の状態を示す断面図である。
−Ａノ、構造の電極および配線の形成方法の主要段階
の状態を示す断面図である。
まず、第１図（Ａ）に示すように、ｐ形不純物拡数領域
（１ａ）およびｎ形不純物拡散領域（］、ｂ）が選択的
に形成されたｎ形ｓ１基板（１）の主面上に件部用絶縁
膜（２）を形成し、次いで、ｐ形不純物拡散領域（１ａ
）およびｎ形不純物拡散領域（１ｂ）の各表面上の絶縁
膜（２）の部分に、周知の写真製版技術を用いて祁極形
成用の窓（２ａ）および窓（ｚｂ） を形成する。
（１ａ）およびｎ形不純物拡散領域（］、ｂ）が選択的
に形成されたｎ形ｓ１基板（１）の主面上に件部用絶縁
膜（２）を形成し、次いで、ｐ形不純物拡散領域（１ａ
）およびｎ形不純物拡散領域（１ｂ）の各表面上の絶縁
膜（２）の部分に、周知の写真製版技術を用いて祁極形
成用の窓（２ａ）および窓（ｚｂ） を形成する。
次に、窓（２ａ）、（２，ｂ）内の不純物拡散領域（ｌ
ａ）、 （］−ｂ）の表面上から絶縁膜（２）の表面上
にわたって白金シリサイド層（図示せず）を形成したの
ち、この白金シリサイド層の表面上にっ゛ｊ、Ｖ／薄層
（３）を形成し、次いで、Ｔｊ、Ｗ薄層（３）の表面上
にＡｔ層（４）を形成し更に、Ａｔ層（４）の表面上に
ＴｉＷ薄層（５）を形成する。
ａ）、 （］−ｂ）の表面上から絶縁膜（２）の表面上
にわたって白金シリサイド層（図示せず）を形成したの
ち、この白金シリサイド層の表面上にっ゛ｊ、Ｖ／薄層
（３）を形成し、次いで、Ｔｊ、Ｗ薄層（３）の表面上
にＡｔ層（４）を形成し更に、Ａｔ層（４）の表面上に
ＴｉＷ薄層（５）を形成する。
次に、第１図（Ｂ）に示すように、窓（２ａ）および窓
（２ｂ）内のｐ形不純物拡散領域（１ａ）およびｎ形不
純物拡散領域（１ｂ）にそれぞれ対応するＴｉＷ薄層ｆ
ｆｉ＋の表面の部分上にエツチングマスク用のレジスト
膜（６ａ）およびレジスト膜（６ｂ）を選択的に形成す
るとともに、ＴｉＷ薄層（６）の表面上のレジスト膜（
６ａ）、 （６ｂ）の形成領域以外の所要部分にエツチ
ングマスク用のレジスト膜（６Ｃ）を選択的に形成し、
次いで、レジスト膜（６ａ）、 （６ｂ）、 （６ｃ）
をマスクにして、フレオンを用いたプラズマエツチング
によって、ＴｉＷ薄層（５）のレジスト膜（６ａ）、
（６ｂ）、 （６Ｃ）の直下以外の部分を除去してこの
部分の１／一層（４）の表面を露出させるとともに、レ
ジスト膜（６ａ）。
（２ｂ）内のｐ形不純物拡散領域（１ａ）およびｎ形不
純物拡散領域（１ｂ）にそれぞれ対応するＴｉＷ薄層ｆ
ｆｉ＋の表面の部分上にエツチングマスク用のレジスト
膜（６ａ）およびレジスト膜（６ｂ）を選択的に形成す
るとともに、ＴｉＷ薄層（６）の表面上のレジスト膜（
６ａ）、 （６ｂ）の形成領域以外の所要部分にエツチ
ングマスク用のレジスト膜（６Ｃ）を選択的に形成し、
次いで、レジスト膜（６ａ）、 （６ｂ）、 （６ｃ）
をマスクにして、フレオンを用いたプラズマエツチング
によって、ＴｉＷ薄層（５）のレジスト膜（６ａ）、
（６ｂ）、 （６Ｃ）の直下以外の部分を除去してこの
部分の１／一層（４）の表面を露出させるとともに、レ
ジスト膜（６ａ）。
（６ｂ）、 （６ｃ）の直下にＴｉＷ薄Ｎ （５ａ）、
（５ｂ）、 （５ｃ）を残す。しかるのち、このＴｉ
Ｗ薄層（６）へのプラズマエツチングによってＡｔＮｌ
４）の露出表面部が変質しているので、このＡ１層（４
）の露出表面部に、レジスト膜（６ａ）、 （６ｂ）、
（６ｃ）をマスクにしたスパッタエツチング処理を施
して、この人を漕（４１の露出表面部を清浄にする。次
に、第１図（Ｃ）に示すようにレジスト膜（６ａ）、
（６ｂ）、 （６ｃ）をマスクにした選択エツチングを
Ａ ｔ Ｎｉ４）の露出部分に施して、ＴｉＷ薄層（５
ａ）の下にｐ形不純物拡散領域（１ａ）の電極構成用の
Ａｔ電極層（４ａ）を残すとともにＴｉＷ薄層（５ｂ）
の下にｎ形不純物拡散領域（１ｂ）の電極構成用のＡｔ
電極層（４ｂ）を残し、同時にＴｊ、Ｗ薄層（５ｃ）の
下にＡｔ配線／＊ （４０）を残す。次いで、レジスト
膜（６ａ）、 （６ｂ）、 （６ｃ）をＴｉＷ薄層（５
ａ）、 （５ｂ）、 （５ｃ）の表面上から除去したの
ちに、Ａｔ％極層（４ａ）＋ （４ｂ）およびＡｔ配線
層（４ＣＰ′７ンターを行い、Ａｔ電極層（４ａ）のＴ
ｉＷ薄層（３）およびＴｉＷ薄層（５ａ）との界面部に
Ａｔ−ＴｉＷ合金層（７ａ）およびＡｔ−ＴｉＷ合金層
（８ａ）をそれぞれ形成するとともにＡｔ電極層（４ｂ
）のＴｉＷ薄層（３）およびＴｉＷ薄層（５ｂ）との界
面部にＡ７−ＴｉＷ合金層（７ｂ）およびＡｔ −Ｔｉ
Ｗ合金層（８ｂ）をそれぞれ形成し、同時にＡｔ配線層
（４Ｃ）のＴｉＷ薄層（３）およびＴｉＷ薄層（５ｃ）
との界面部にＡｔ−ＴｉＷ合金層（７Ｃ）およびＡ４−
ＴｉＷ合金層（８Ｃ）をそれぞれ形成する。これらの
Ａｔ−ＴｉＷ合金層（’７ａ）、 （７ｂ）、 （７ｃ
）およびＡｔ−ＴｉＷ合金層（８ａ）、 （８ｂ）、
（８ｃ）は以後の熱処理時にＡｔＪｆｉ （４ａ）。
（５ｂ）、 （５ｃ）を残す。しかるのち、このＴｉ
Ｗ薄層（６）へのプラズマエツチングによってＡｔＮｌ
４）の露出表面部が変質しているので、このＡ１層（４
）の露出表面部に、レジスト膜（６ａ）、 （６ｂ）、
（６ｃ）をマスクにしたスパッタエツチング処理を施
して、この人を漕（４１の露出表面部を清浄にする。次
に、第１図（Ｃ）に示すようにレジスト膜（６ａ）、
（６ｂ）、 （６ｃ）をマスクにした選択エツチングを
Ａ ｔ Ｎｉ４）の露出部分に施して、ＴｉＷ薄層（５
ａ）の下にｐ形不純物拡散領域（１ａ）の電極構成用の
Ａｔ電極層（４ａ）を残すとともにＴｉＷ薄層（５ｂ）
の下にｎ形不純物拡散領域（１ｂ）の電極構成用のＡｔ
電極層（４ｂ）を残し、同時にＴｊ、Ｗ薄層（５ｃ）の
下にＡｔ配線／＊ （４０）を残す。次いで、レジスト
膜（６ａ）、 （６ｂ）、 （６ｃ）をＴｉＷ薄層（５
ａ）、 （５ｂ）、 （５ｃ）の表面上から除去したの
ちに、Ａｔ％極層（４ａ）＋ （４ｂ）およびＡｔ配線
層（４ＣＰ′７ンターを行い、Ａｔ電極層（４ａ）のＴ
ｉＷ薄層（３）およびＴｉＷ薄層（５ａ）との界面部に
Ａｔ−ＴｉＷ合金層（７ａ）およびＡｔ−ＴｉＷ合金層
（８ａ）をそれぞれ形成するとともにＡｔ電極層（４ｂ
）のＴｉＷ薄層（３）およびＴｉＷ薄層（５ｂ）との界
面部にＡ７−ＴｉＷ合金層（７ｂ）およびＡｔ −Ｔｉ
Ｗ合金層（８ｂ）をそれぞれ形成し、同時にＡｔ配線層
（４Ｃ）のＴｉＷ薄層（３）およびＴｉＷ薄層（５ｃ）
との界面部にＡｔ−ＴｉＷ合金層（７Ｃ）およびＡ４−
ＴｉＷ合金層（８Ｃ）をそれぞれ形成する。これらの
Ａｔ−ＴｉＷ合金層（’７ａ）、 （７ｂ）、 （７ｃ
）およびＡｔ−ＴｉＷ合金層（８ａ）、 （８ｂ）、
（８ｃ）は以後の熱処理時にＡｔＪｆｉ （４ａ）。
（４ｂ）、（４ｃ）に発生するヒロックを抑える働きを
する。次に、第１図（Ｄ）に示すように、フレオンを用
いたプラズマエツチングによって、Ａ４Ｍ （４１１）
、（４ｂ）、（４Ｃ）の下の部分以外の’Ｉ’ｉＷ薄層
（３）とＴｉＷ薄ＩＶｒ （５ａ）、 （５ｂ）、 （
５ｃ）とを同時に除去し、これらのｐ、を層（４ａ）、
（４ｂ）、 （４ｃ）の下にＴｊ、Ｗ薄層（３ａ）、
（３ｂ）。
する。次に、第１図（Ｄ）に示すように、フレオンを用
いたプラズマエツチングによって、Ａ４Ｍ （４１１）
、（４ｂ）、（４Ｃ）の下の部分以外の’Ｉ’ｉＷ薄層
（３）とＴｉＷ薄ＩＶｒ （５ａ）、 （５ｂ）、 （
５ｃ）とを同時に除去し、これらのｐ、を層（４ａ）、
（４ｂ）、 （４ｃ）の下にＴｊ、Ｗ薄層（３ａ）、
（３ｂ）。
（３Ｃ）をそれぞれ残すと、この従来例の方法の作業が
終了し、ＴｉＷ薄Ｊ＊ （３ａ）とＡｔ電極層（４ａ）
とＡｔ−ＴｉＷ合金層（′７ａ）、 （ｓａ）とを構成
要素とするｐ形不純物拡散領域（ｌａ）の電極、ＴｉＷ
薄層（３ｂ）とＡｔ電極層（４ｂ）とｈｔ −Ｔｔｗ合
金層（７ｂ）、 （ｓｂ）とを構成要素とするｎ形不純
物拡散領域（１ｂ）の電極、およびＴｉＷ薄層（３Ｃ）
とＡｔ配線層（４Ｃ）とｈｔ −′ｒ１ｗ合金層（ｚｃ
）、 （ｓｃ）とを構成要素とするＡｔ配線が得られる
。
終了し、ＴｉＷ薄Ｊ＊ （３ａ）とＡｔ電極層（４ａ）
とＡｔ−ＴｉＷ合金層（′７ａ）、 （ｓａ）とを構成
要素とするｐ形不純物拡散領域（ｌａ）の電極、ＴｉＷ
薄層（３ｂ）とＡｔ電極層（４ｂ）とｈｔ −Ｔｔｗ合
金層（７ｂ）、 （ｓｂ）とを構成要素とするｎ形不純
物拡散領域（１ｂ）の電極、およびＴｉＷ薄層（３Ｃ）
とＡｔ配線層（４Ｃ）とｈｔ −′ｒ１ｗ合金層（ｚｃ
）、 （ｓｃ）とを構成要素とするＡｔ配線が得られる
。
とごろで、この従来例の方法では、エツチング用レジス
ト膜を用いないでＡｔ層（４ａ）、 （４ｂ）、 （４
ｃ）の下の部分以外のＴｉＷ薄層（３）とＴｉＷ薄層（
５ａ）、 （５ｂ）、 （５０）とを同時にフレオンの
プラズマエツチングによって除去するので、ＴｉＷ ＊
Ｊｔ！ （５ａ）、 （５ｂ）、 （５ｃ）が除去さ
れてしまうと、フレオンのプラズマに対するマスクはＡ
、／Ｓ 層（４ａ）、 （４ｂ）、 （４ｃ）になるこ
とがある。この場合には、ｐ、を配線層（４Ｃ）が細い
上に、このＡｌ、配線層（４Ｃ）の下のＴｉＷ薄層（３
Ｃ）がフレオンのプラズマによるサイドエツチングによ
ってＡｌ、配線層（４Ｃ）より一層細くなるので、Ａ、
／−配線層（４Ｃ）が絶縁膜（２）の表面上からはがれ
や１くなるという欠点があった。
ト膜を用いないでＡｔ層（４ａ）、 （４ｂ）、 （４
ｃ）の下の部分以外のＴｉＷ薄層（３）とＴｉＷ薄層（
５ａ）、 （５ｂ）、 （５０）とを同時にフレオンの
プラズマエツチングによって除去するので、ＴｉＷ ＊
Ｊｔ！ （５ａ）、 （５ｂ）、 （５ｃ）が除去さ
れてしまうと、フレオンのプラズマに対するマスクはＡ
、／Ｓ 層（４ａ）、 （４ｂ）、 （４ｃ）になるこ
とがある。この場合には、ｐ、を配線層（４Ｃ）が細い
上に、このＡｌ、配線層（４Ｃ）の下のＴｉＷ薄層（３
Ｃ）がフレオンのプラズマによるサイドエツチングによ
ってＡｌ、配線層（４Ｃ）より一層細くなるので、Ａ、
／−配線層（４Ｃ）が絶縁膜（２）の表面上からはがれ
や１くなるという欠点があった。
この発明は、上述の欠点に鑑みてなされたもので、半導
体基板の選択拡散領域に対する電極と同時に形成される
配線用金属層のはがれが少なくなるようにした半導体装
置の電極および配線の形成方法を提供することを目的と
する。
体基板の選択拡散領域に対する電極と同時に形成される
配線用金属層のはがれが少なくなるようにした半導体装
置の電極および配線の形成方法を提供することを目的と
する。
第２図（Ａ）〜（Ｄ）はこの発明の一実施例の白金シリ
サイド−ＴｉＷ −Ａｔ構造の電極および配線の形成方
法の主要段階の状態を示す断面図である。
サイド−ＴｉＷ −Ａｔ構造の電極および配線の形成方
法の主要段階の状態を示す断面図である。
図において、第１図に示した従来例の符号と同一符号は
同等部分を示す。
同等部分を示す。
まず、第２図（Ａ）に示すように、第１図（Ａ）に示し
た従来例の段階の状態と同様の状態に形成したのちに、
ｆｉ、ｔｆ員（４）のシンターを行い、Ａ１７輌（４）
のＴｉＷ薄層（３）およびＴ１．Ｖ／＠層（ｆｉ＋との
界面部にＡｔ −ＴｉＷ合金層（７）およびＡｔ−Ｔｉ
Ｗ合金層（８）をそれぞれ形成する。次に、第２図（Ｂ
）に示すように、Ｔ１Ｗ＃層（５）を５０〜８０℃の温
度の過酸化水素水（Ｈ２０□）て゛ＡＡ−Ｔ１ｗ合金層
（８）の表面上から除去したのち、スパッタエツチング
を行う。次いで、Ａｔ −ＴｉＷ合金層（８）の窓（２
ａ）および窓（２ｂ）内のｐ形不純物拡散領域（１ａ）
およびｎ形不純物拡散領域（ｌｂ）にそれぞれ対応する
部分の表面上にレジスト膜（６ａ）およびレジスト膜（
６ｂ）を選択的に形成するとともに、Ａｔ −ＴｉＷ合
金層（８）の配線用金属層となるべき８１〜分の表面上
にレジスト膜（６Ｃ）を選択的に形成する。次に、第２
図（０）に示すように、レジスト膜（６ａ）、 （６ｂ
）、 （６Ｃ）をマスクにした選択エツチングによって
、これらのレジスト膜（６ａ）、 （６ｂ）、 （６ｃ
）の下のＡｔ層（４）およびＡｌ −ＴｉＷ合金層ｉ７
１ 、 （ｓ）の部分以外の部分をＴｉＷ薄層（３）の
表面上から除去し、レジスト膜（６ａ）の下にｐ形不純
物拡散領域（１ａ）の′＋４１．極構成用のＡｔ層、極
層（４ａ）およびＡ４−ＴｉＷ合金Ｊ＠ （７ａ）、
（８ａ）を残すとともにレジスト膜（６ｂ）の下にｎ形
不純物拡散領域（１ｂ）の電極構成用のＡｔ電極層（４
ｂ）おシびＡｔ−ＴｉＷ合金層（Ｖｂ）、 （ｓｂ）を
残し、同時にレジスト膜（６ｃ）の下にＡｔ配線構成用
のｐ、！配線層（４ｃ）およびＡノ’、 −ＴｉＷ合金
層（７ｃ）。
た従来例の段階の状態と同様の状態に形成したのちに、
ｆｉ、ｔｆ員（４）のシンターを行い、Ａ１７輌（４）
のＴｉＷ薄層（３）およびＴ１．Ｖ／＠層（ｆｉ＋との
界面部にＡｔ −ＴｉＷ合金層（７）およびＡｔ−Ｔｉ
Ｗ合金層（８）をそれぞれ形成する。次に、第２図（Ｂ
）に示すように、Ｔ１Ｗ＃層（５）を５０〜８０℃の温
度の過酸化水素水（Ｈ２０□）て゛ＡＡ−Ｔ１ｗ合金層
（８）の表面上から除去したのち、スパッタエツチング
を行う。次いで、Ａｔ −ＴｉＷ合金層（８）の窓（２
ａ）および窓（２ｂ）内のｐ形不純物拡散領域（１ａ）
およびｎ形不純物拡散領域（ｌｂ）にそれぞれ対応する
部分の表面上にレジスト膜（６ａ）およびレジスト膜（
６ｂ）を選択的に形成するとともに、Ａｔ −ＴｉＷ合
金層（８）の配線用金属層となるべき８１〜分の表面上
にレジスト膜（６Ｃ）を選択的に形成する。次に、第２
図（０）に示すように、レジスト膜（６ａ）、 （６ｂ
）、 （６Ｃ）をマスクにした選択エツチングによって
、これらのレジスト膜（６ａ）、 （６ｂ）、 （６ｃ
）の下のＡｔ層（４）およびＡｌ −ＴｉＷ合金層ｉ７
１ 、 （ｓ）の部分以外の部分をＴｉＷ薄層（３）の
表面上から除去し、レジスト膜（６ａ）の下にｐ形不純
物拡散領域（１ａ）の′＋４１．極構成用のＡｔ層、極
層（４ａ）およびＡ４−ＴｉＷ合金Ｊ＠ （７ａ）、
（８ａ）を残すとともにレジスト膜（６ｂ）の下にｎ形
不純物拡散領域（１ｂ）の電極構成用のＡｔ電極層（４
ｂ）おシびＡｔ−ＴｉＷ合金層（Ｖｂ）、 （ｓｂ）を
残し、同時にレジスト膜（６ｃ）の下にＡｔ配線構成用
のｐ、！配線層（４ｃ）およびＡノ’、 −ＴｉＷ合金
層（７ｃ）。
（８Ｃ）を残す。次に、第２１図（Ｄ）に示すように、
レジスト膜（６ａ）、 （６ｂ）、 （６ｃ）をマスク
にし、たフレオンのプラズマエツチングによって、これ
らのレジスト膜（６ｇ、）、 （６ｂ）、 （６ｃ）の
下のＴｉＷ薄層（３）の部分以外の部分を絶縁膜（２）
の表面上から除去し、Ａ、ｅ−ＴｉＷ合金層（７ａ）の
下にｐ形不純物拡散領域（ｌａ、）の電極構成用のＴｉ
Ｗ薄層（３ａ）を残すとともにΔ？−ＴｉＷ合金層（′
７ｂ）の下にｎ形不純物拡散頒域（ｃｂ）の電極＃ｒ成
用のＴｉＷ薄ｆｆｉ （３ｂ）を残し、同時にＡｚ−Ｔ
ｉｗ合金層（７ｃ）の下にＡｔ配線構成用のＴｉＷ薄層
（３ｃ）を残す。次いで、レジスト膜（６ａ）、 （６
１））、 （６０）をＡｔ−ＴｉＷ合金層（８ａ）、
（８ｂ）、 （８ｃ）の表ｍ；上からそれぞれ除去する
と、この実施例の方法の作業が終了する０ この実施例の方法では、特に幅の狭いＡｔ配線を構成す
るＴｉＷ薄７ｉｉ＃ （３ｃ）、 Ａｔ配線層（４ｃ）
およびＡｔ −ＴｉＷ合金層（７０）、 （８ｃ）がい
ずれもレジスト膜（６ｃ） ＠マスクにした選択エツチ
ングによって形成されるので、ＴｉＷ薄層（３Ｃ）の形
成時のサイドエツチングを抑えることが可能となり、Ｔ
ｉＷ薄層（３Ｃ）が第１図に示した従来例の場合に比べ
て細くならないようにすることかてき、ｋｔ配線Ｊｍ（
４０）のはがれを少なくすることができる。
レジスト膜（６ａ）、 （６ｂ）、 （６ｃ）をマスク
にし、たフレオンのプラズマエツチングによって、これ
らのレジスト膜（６ｇ、）、 （６ｂ）、 （６ｃ）の
下のＴｉＷ薄層（３）の部分以外の部分を絶縁膜（２）
の表面上から除去し、Ａ、ｅ−ＴｉＷ合金層（７ａ）の
下にｐ形不純物拡散領域（ｌａ、）の電極構成用のＴｉ
Ｗ薄層（３ａ）を残すとともにΔ？−ＴｉＷ合金層（′
７ｂ）の下にｎ形不純物拡散頒域（ｃｂ）の電極＃ｒ成
用のＴｉＷ薄ｆｆｉ （３ｂ）を残し、同時にＡｚ−Ｔ
ｉｗ合金層（７ｃ）の下にＡｔ配線構成用のＴｉＷ薄層
（３ｃ）を残す。次いで、レジスト膜（６ａ）、 （６
１））、 （６０）をＡｔ−ＴｉＷ合金層（８ａ）、
（８ｂ）、 （８ｃ）の表ｍ；上からそれぞれ除去する
と、この実施例の方法の作業が終了する０ この実施例の方法では、特に幅の狭いＡｔ配線を構成す
るＴｉＷ薄７ｉｉ＃ （３ｃ）、 Ａｔ配線層（４ｃ）
およびＡｔ −ＴｉＷ合金層（７０）、 （８ｃ）がい
ずれもレジスト膜（６ｃ） ＠マスクにした選択エツチ
ングによって形成されるので、ＴｉＷ薄層（３Ｃ）の形
成時のサイドエツチングを抑えることが可能となり、Ｔ
ｉＷ薄層（３Ｃ）が第１図に示した従来例の場合に比べ
て細くならないようにすることかてき、ｋｔ配線Ｊｍ（
４０）のはがれを少なくすることができる。
なお、この実施例ては、ＡｔＮｆＩ（４）を用いたが、
必ずしもこれはＡｔ層に限定する必要はなく、アルミニ
ウムーシリコン合金層などのその他のＡｔを王ル又分と
ｒる合金層を用いてもよい。また、このシロ施例におい
て、’Ｉ”ｉＷ薄層（３）および“ＴｉＷ薄層（５）の
両方またはこれらのＴｉＷ薄層＋３１ 、 （５）のう
ちのいずれか一方紮Ｎ１Ｕｒ ’７４層などのその池の
ヒロック発生抑制用合金層の形成可能な金属層にしても
この実施例とＮ１の効果がある。
必ずしもこれはＡｔ層に限定する必要はなく、アルミニ
ウムーシリコン合金層などのその他のＡｔを王ル又分と
ｒる合金層を用いてもよい。また、このシロ施例におい
て、’Ｉ”ｉＷ薄層（３）および“ＴｉＷ薄層（５）の
両方またはこれらのＴｉＷ薄層＋３１ 、 （５）のう
ちのいずれか一方紮Ｎ１Ｕｒ ’７４層などのその池の
ヒロック発生抑制用合金層の形成可能な金属層にしても
この実施例とＮ１の効果がある。
以」ニ、説明したように、この発明の半導体装置の電極
および前約）のＪｌり成力法では、王■１部に選択拡散
領域を壱する半導体基板の主面上に上記選択拡散領域の
電極形成用の窓が設けられた絶縁膜を形成し、上記窓内
の上記選択拡散領域の表面上がら上記絶縁膜の表面上に
わたってＡｔ’！たはＡＬを主成分とする合金との間に
Ａ７−’ｉたはＡｔを主成分とする合金のヒロックの発
生を抑制するヒロック発生抑制用合金層１の形成可能な
第１の金属層とＡｔ″！たはＡｔを主成分とする合金か
らなる第２の金属層と上記ヒロック発生抑制用合金層と
同様なヒロック発生抑制用合金層の形成可能な第３の金
属層とを順次形成し、これらの第１．第２および第３の
金属層を熱処理したのちに上記第３の金属層を除去し、
上記第２の金属層の上記窓内の上記選択拡散領域に対応
する部分の表面上および配線用金属層となるべき部分の
表面上にそれぞれエツチングマスク用の第１および第２
のレジスト膜を形成し、これらの第１：、？よび第２の
レジスト膜をマスクにした選択エツチングによって上記
第１および第２のレジスト膜の下の上記第１および第２
の金属層の部分をそれぞれ」−記選択拡散領域の亀。
および前約）のＪｌり成力法では、王■１部に選択拡散
領域を壱する半導体基板の主面上に上記選択拡散領域の
電極形成用の窓が設けられた絶縁膜を形成し、上記窓内
の上記選択拡散領域の表面上がら上記絶縁膜の表面上に
わたってＡｔ’！たはＡＬを主成分とする合金との間に
Ａ７−’ｉたはＡｔを主成分とする合金のヒロックの発
生を抑制するヒロック発生抑制用合金層１の形成可能な
第１の金属層とＡｔ″！たはＡｔを主成分とする合金か
らなる第２の金属層と上記ヒロック発生抑制用合金層と
同様なヒロック発生抑制用合金層の形成可能な第３の金
属層とを順次形成し、これらの第１．第２および第３の
金属層を熱処理したのちに上記第３の金属層を除去し、
上記第２の金属層の上記窓内の上記選択拡散領域に対応
する部分の表面上および配線用金属層となるべき部分の
表面上にそれぞれエツチングマスク用の第１および第２
のレジスト膜を形成し、これらの第１：、？よび第２の
レジスト膜をマスクにした選択エツチングによって上記
第１および第２のレジスト膜の下の上記第１および第２
の金属層の部分をそれぞれ」−記選択拡散領域の亀。
極および配線用金属層にするので、特に上記配線用金属
層の幅が狭い場合であっても、上記配線用金属層を構成
する上記第１の金属層が選択エツチング時のサイドエツ
チングによって細くならないようにすることが可能とな
り、上記配線用金属層のはがれを少なくすることができ
る。
層の幅が狭い場合であっても、上記配線用金属層を構成
する上記第１の金属層が選択エツチング時のサイドエツ
チングによって細くならないようにすることが可能とな
り、上記配線用金属層のはがれを少なくすることができ
る。
【図面の簡単な説明】
第１図（Ａ）〜（Ｄ）は従来の白金シリサイド−ＴｉＷ
−Ａｔ構造の電極および配線の形成方法の主要段階の状
態を示す断面図、第２図（Ａ）〜（Ｄ）はこの発明の一
実施例の白金シリサイド−ＴｉＷ −Ａｔ構造の電極お
よび配線の形成方法の主要段階の状態を示す断面図であ
る。 図において、（１）は８１基板、（ｌａ）および（１ｂ
）はそれぞれｐ形不純物拡散領域およびｎ形不純物拡散
領域（選択拡散領域）、（２）は絶縁膜、（２ａ）およ
び（２ｂ）は窓、（３）はＴｉＷ薄層（第１の金属層）
、（４）はＡｔ層（第２の金属層）、（４ａ）および（
４Ｃ）はＡｔ電極層、（４Ｃ）はｈｔ配線層、（５）は
ＴｉＷ薄層（第３の金属層）、（６ａ）および（６ｂ）
はレジスト膜（第１のレジスト膜）、（６Ｃ）はレジス
ト膜（第２のレジスト膜）である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 葛 野 信 −（外１名） 第１図 手続補正書（自発） ９、冒ｉ’ｌ’ ｌ１１９亡殿 １、 １’ｆ’ｌの表示 １１゛願昭５７−１１９
３６３号３、 ｉ＋ｌｉ＋ｌ・をする苫 ・１汁１との関係 １１９作出願人５、補正の対象 明細書の発明の詳細な説明の欄および図面の簡単な説明
の欄 ６、補正の内容 （１）明細書の第４頁第１４行〜第１７行に「次に、窓
（２ａ）、（２ｂ）内の一−−−−ＴｉＷ薄Ｎ（３）を
形成し、」とあるのを［次に、窓（２ａ） 、 （２ｂ
、）上に白金シＩＦイド鳩（図示せず）を形成したのち
、この白金シリサイド層上から絶縁膜（２）の表面上に
わたってＴｉＷ薄層（３）を形成し、」と訂正する。 （２）同、第５頁第１６行〜紀１７行に［このＡｔ層（
４）の−−−一−レジスト膜（６ａ）、（６ｂ）、（６
ｃ）をマスクにした」とあるのを［レジスト膜（６ａ）
。 （６ｂ）、（６ｃ）の除去後」と削正する。 （３）同、第５頁第２０行に［レジスト膜（６ａ）。 （６ｂ）、（ａｃ） Ｊとあるのをｌ ＴｉＷ薄層（５
ａ） 、 （５ｂ） 。 （ｂｃ）Ｊと訂正する。 （４） 同、第６頁第７行〜第８行に「レジスト膜（
６ａｌ、（６ｂ）、（６Ｑ）−−−−一除去したのちに
、」とあるのを削除する。 （５）同、第１３頁第１６行にＪ（ａｃ）Ｊとあるのを
１（＋ｂ） Ｊと言Ｊ圧する。 以上
−Ａｔ構造の電極および配線の形成方法の主要段階の状
態を示す断面図、第２図（Ａ）〜（Ｄ）はこの発明の一
実施例の白金シリサイド−ＴｉＷ −Ａｔ構造の電極お
よび配線の形成方法の主要段階の状態を示す断面図であ
る。 図において、（１）は８１基板、（ｌａ）および（１ｂ
）はそれぞれｐ形不純物拡散領域およびｎ形不純物拡散
領域（選択拡散領域）、（２）は絶縁膜、（２ａ）およ
び（２ｂ）は窓、（３）はＴｉＷ薄層（第１の金属層）
、（４）はＡｔ層（第２の金属層）、（４ａ）および（
４Ｃ）はＡｔ電極層、（４Ｃ）はｈｔ配線層、（５）は
ＴｉＷ薄層（第３の金属層）、（６ａ）および（６ｂ）
はレジスト膜（第１のレジスト膜）、（６Ｃ）はレジス
ト膜（第２のレジスト膜）である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 葛 野 信 −（外１名） 第１図 手続補正書（自発） ９、冒ｉ’ｌ’ ｌ１１９亡殿 １、 １’ｆ’ｌの表示 １１゛願昭５７−１１９
３６３号３、 ｉ＋ｌｉ＋ｌ・をする苫 ・１汁１との関係 １１９作出願人５、補正の対象 明細書の発明の詳細な説明の欄および図面の簡単な説明
の欄 ６、補正の内容 （１）明細書の第４頁第１４行〜第１７行に「次に、窓
（２ａ）、（２ｂ）内の一−−−−ＴｉＷ薄Ｎ（３）を
形成し、」とあるのを［次に、窓（２ａ） 、 （２ｂ
、）上に白金シＩＦイド鳩（図示せず）を形成したのち
、この白金シリサイド層上から絶縁膜（２）の表面上に
わたってＴｉＷ薄層（３）を形成し、」と訂正する。 （２）同、第５頁第１６行〜紀１７行に［このＡｔ層（
４）の−−−一−レジスト膜（６ａ）、（６ｂ）、（６
ｃ）をマスクにした」とあるのを［レジスト膜（６ａ）
。 （６ｂ）、（６ｃ）の除去後」と削正する。 （３）同、第５頁第２０行に［レジスト膜（６ａ）。 （６ｂ）、（ａｃ） Ｊとあるのをｌ ＴｉＷ薄層（５
ａ） 、 （５ｂ） 。 （ｂｃ）Ｊと訂正する。 （４） 同、第６頁第７行〜第８行に「レジスト膜（
６ａｌ、（６ｂ）、（６Ｑ）−−−−一除去したのちに
、」とあるのを削除する。 （５）同、第１３頁第１６行にＪ（ａｃ）Ｊとあるのを
１（＋ｂ） Ｊと言Ｊ圧する。 以上
Claims (1)
- ＋１） 主面部に選択拡散領域が形成された半導体基
板の主面上に絶縁膜を形成する第１の工程、上記絶縁膜
の上記選択拡散領域の表面上の部分に窓を形成して上記
窓内に上記選択拡散領域の表面の所要部分を露出させる
第２の工程、上記窓内の上記選択拡散領域の表面上から
上記絶縁膜の表面上にわたってアルミニウムまたはアル
ミニウムを主成分とする合金との間に上記アルミニウム
またはアルミニウムを主成分とする合金のヒロックの発
生を抑制するヒロック発生抑制用合金層の形成可能な第
１の金属層を形成する第３の工程、上記第１の金属層の
表面上にアルミニウムまたはアルミニウムを主成分とす
る合金からなる第２の金属層を形成する第４の工程、上
記第２の金属層の表面上に上記ヒロック発生抑制用合金
層と同様なヒロック発生抑制用合金層の形成可能な第３
の金属層を形成する第５の工程、上記第１．第２および
第３の金属層を熱処理したのちに上記第３の金属層を除
去する第６の工程、上記第２の金属層の上記窓内の上記
選択拡散領域に対応する部分の表面上および配線用金属
層となるべき部分の表面上にそれぞれエツチングマスク
用の第１および第２のレジスト膜を選択的に形成する第
７の工程、並びに上記第１および第２のレジスト膜をマ
スクにした選択エツチングによって上記第１および第２
のレジスト膜の下の上記第１および第２の金属層の部分
をそれぞれ上記選択拡散領域に対する電極および配線用
金属層にする第８の工程を備えた半導体装置の電極およ
び配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119363A JPS599964A (ja) | 1982-07-07 | 1982-07-07 | 半導体装置の電極および配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119363A JPS599964A (ja) | 1982-07-07 | 1982-07-07 | 半導体装置の電極および配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS599964A true JPS599964A (ja) | 1984-01-19 |
Family
ID=14759639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57119363A Pending JPS599964A (ja) | 1982-07-07 | 1982-07-07 | 半導体装置の電極および配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599964A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60213059A (ja) * | 1984-04-09 | 1985-10-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61282445A (ja) * | 1985-06-06 | 1986-12-12 | 帝人株式会社 | 太細を有する極細繊維及びその製造法 |
| JPH02216822A (ja) * | 1988-07-12 | 1990-08-29 | Philips Gloeilampenfab:Nv | 半導体集積回路装置の製造方法 |
-
1982
- 1982-07-07 JP JP57119363A patent/JPS599964A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60213059A (ja) * | 1984-04-09 | 1985-10-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61282445A (ja) * | 1985-06-06 | 1986-12-12 | 帝人株式会社 | 太細を有する極細繊維及びその製造法 |
| JPH02216822A (ja) * | 1988-07-12 | 1990-08-29 | Philips Gloeilampenfab:Nv | 半導体集積回路装置の製造方法 |
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