JPS60130139A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS60130139A
JPS60130139A JP58238554A JP23855483A JPS60130139A JP S60130139 A JPS60130139 A JP S60130139A JP 58238554 A JP58238554 A JP 58238554A JP 23855483 A JP23855483 A JP 23855483A JP S60130139 A JPS60130139 A JP S60130139A
Authority
JP
Japan
Prior art keywords
cell
block
redundant
defective
cell group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58238554A
Other languages
English (en)
Other versions
JPH0666394B2 (ja
Inventor
Keizo Aoyama
青山　慶三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58238554A priority Critical patent/JPH0666394B2/ja
Priority to DE8484308728T priority patent/DE3485084D1/de
Priority to EP84308728A priority patent/EP0146357B1/en
Priority to KR1019840007976A priority patent/KR910002965B1/ko
Priority to US06/682,515 priority patent/US4660179A/en
Publication of JPS60130139A publication Critical patent/JPS60130139A/ja
Publication of JPH0666394B2 publication Critical patent/JPH0666394B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は半導体記憶装置、特に冗長セルを備える半導体
記憶装置に関する。
従来技術と問題点 半導体記憶装置は各々大容量化する傾向にあり、そして
大容量化する程、一部のメモリセルが不良である確率が
高くなる。勿論一部でも不良であればメモリ全体が不良
であり、これでは歩留りが悪くなるから、メモリセルを
余分に設けておいて、不良メモリセルがあればそれを余
分の（冗長）メモリセルで置き換える、という方法が採
用されている。
第１図はか−る冗長セルを備える半導体記憶装置の一例
を示し、１ｏ：ｘ２はそのセルブロック、１４．１６は
冗長セル群である。セルブロック１０．１２は周知のよ
うに多数のワード線とビット線（又はロー線とコラム線
）の各交点にメモリセルを配置してなり、Ｙｏ〜Ｙｎは
そのビット線を選択する信号である。ワード線は図示し
ないが横方向に延び、冗長セルは１ビット線分（１コラ
ム分）設けられ、選択信号Ｙａで選択される。１８゜２
Ｏはデータバス、２２．２４はｌ１０（入出力）バッフ
ァである。このメモリは２ビツト構成であり、あるアド
レスでメモリセルを選択するとセルブロック１０．１２
の該当メモリセルが読み出され、Ｉ／ｊＤバッファ２２
．２４から各１ピント、計２ビットが同時に出力される
。
か−るメモリは製造した段階で試験を行ないセルブロッ
クに不良メモリセルが発見されるとそれを図示しないが
ＲＯＭ　（読取り専用メモリ）に書込んでおき、メモリ
使用時に該アドレスが入力されるとＲＯＭ出力でＹｏ”
Ｙｎを出力するコラムデコーダを殺しく該デコーダの出
力を全てローレヘルにし）、代って冗長セル群を選択す
る信号Ｙａを発生する。ワード線はセルブロックも冗長
セル群も共通であるから、これで不良メモリセルに代っ
て冗長セル群の当該ワード線のメモリセルが選択される
。
冗長セル群を多数段げておくとセルブロックに多数の不
良メモリセルが発生してもそれに対処できるが、不良メ
モリセルが発生しなければ冗長セル群は不要なものであ
り、無駄なものである。そこで通常は冗長セル群を１コ
ラム分または２〜３コラム分設げるにとどめる。そして
従来方式では冗長セル群は各セルブロックに所属させて
あり、第１図では冗長セル群１４はセルブロック１０に
、冗長セル群−１６はセルブロック１２に所属する。
この所属は、冗長セル群がどのデータバスに接続される
かに依り決まる。
このように冗長セル群がセルブロックに所属してしまう
と、次のような問題がある。即ち冗長セル群は１コラム
分として、セルブロック１０にコラムを異にする２個の
不良メモリセルが発生し、セルブロック１２には不良メ
モうセルはなかったとすると、冗長セル群は２つ、不良
メモリセルも２つであるから充分対処できるのに所属が
異なるから冗長セル群１６をセルブロック１０に所属さ
せることはできず、結局救済できるのは冗長セル群１４
による１メモリセルのみとなり、もう１つの不良メモリ
セルは救済できなくて、このメモリは不良品となってし
まう。
発明の目的 本発明はか＼る点を改善し、冗長セル群を所属を変えて
使用可能にすることにより、少数の冗長セル群で多くの
不良セルに対処できるようにしようとするものである。
発明の構成 本発明はメモリセル群が複数のセルブロックに分けられ
同じアドレスで複数のメモリセルが同時に選択される多
ビツト出力構成であって、不良メモリセル列と置き換え
可能な複数列の冗長セル列と、該冗長セル列の出力を各
セルブロックに対応するデータバスへ選択的に接続する
スイッチ回路とを有し、該スイッチ回路は該複数の冗長
セル列のうぢの任意の数の冗長セル列をいずれのセルブ
ロックに対応するデータバスへも切換接続可能に構成さ
れてなることを特徴とするが、次に実施例を参照しなが
らこれを説明する。
発明の実施例 第２図は本発明の実施例を示し、第１図と同じ部分には
同じ符号が付しである。これらの図を対比すれば明らか
なように、本発明では冗長セル群１４．１６はデータバ
ス１８．２０のいずれへも接続できるようにスイッチ８
１〜Ｓ３を設ける。このメモリを製造した直後では従来
方式と同様にするためスイッチＳ２．Ｓ３を閉じ、スイ
ッチｓ１は開いておく。セルブロック１ｏに不良メモリ
セルがなければ冗長セル群１４は不使用であり、セルブ
ロックト０にその１コラム上で不良メモリセルがあれば
その不良メモリセルを冗長セル群１４で代行できる。セ
ルブロック１２側についても同様である。こ−までは従
来と同様であるが、セルブロック１０に不良メモリセル
が２つのコラムに分散して発生し、セルブロック１２に
は不良メモリがない場合を考えるに、が＼るケースにば
従来方式では対処できないが、本発明では次のようにし
て対処できる。即ちこの場合はスイッチＳ＋を閉じ、ス
イッチＳ３を開く。このようにすると冗長セル群１６が
セルブロック１ｏに所属するようになり、セルプロ・ツ
ク１０の一方のコラムに属する不良メモリセルは冗長セ
ル群１４で、他方のコラムに属する不良メモリセルは冗
長セル群１６で代行でき、メモリを良品化することがで
きる。
セルブロック１２に２コラムに分散する不良メモリセル
が発生し、セルブロック１ｏに不良メモリセルは発生し
なかった場合はスイッチＳ１を閉じスイッチＳ２を開く
。これにより上記と同様に不良メモリセルに対処でき、
メモリを良品化することができる。
スイッチ３２．３３は最初閉じており、必要に応して開
放するだけであるから、各結晶シリコンなどからなるフ
ユーズでよい。開くときは通電して又はレーザ光を照射
して該フユーズを溶断する５スイツチＳ１は最初は開い
ており、必要に応じて閉成するので、例えば第３図に示
す如き構成をとらせるとよい。この図でＲは高抵抗、Ｆ
は多結晶シリコンなどからなるフユーズ、Ｑは電界効果
トランジスタ（ＦＥＴ）である。図示状態でトランジス
タＱのゲートはフユーズＦによりグランドへ接続されて
いるからオフであり、フユーズＦは溶断すると該トラン
ジスタＱばゲートが高抵抗Ｒを通して電源Ｖｃへプルア
ップされ、オンする。フユーズＦｆｃ溶断しない状態で
は高抵抗Ｒ及びフユーズＦを通して電源Ｖｃがらグラン
ドへ電流が流れるが、抵抗Ｒを高抵抗にしておけばこの
電流はピコアンペア程度の僅少値にすることができる。
セルブロック及び冗長セル群は同じワード−アドレスで
選択されるので、簡単にはワード線を共通にするとよい
。第４図はその概要を示す図でＷＬはワード線、ＢＬは
ビット線で、各々１本または１対のみ示す。ＭＣはメモ
リセルで、第３図はＳＲＡＭ　（スタティックランダム
アクセスメモリ）を例にとっているので、フリップフロ
ップからなる。ＲＤはローデコーダで、ワード線選択ア
ドレスＡｏ−Ａｎを受けてこれらが全てＬ（ロー）レヘ
ルのときワード線ＷＬを渾択する。ワード線ＷＬはセル
ブロック１０、冗長セル群１４．１６、セルブロック１
２に跨って延びているので、これで各部のワード線が一
斉に選択されたことになる。
Ｉ１０バッファは詳しくはセンスアンプＳＡ、入・力（
書込み）データバッファＤＩＮなどからなる。
メモリには１アドレスで１メモリセルが選択され１ビツ
ト構成のものと、１アドレスで複数のメモリセルが同時
に選択されて複数ピント構成のものがある。第１図、第
２図は２ビツト構成のメモリを示すが、６４ＫＲＡＭな
どには８ビツトなど多ビツト構成のものもある。この場
合は第５図に示すようにセルブロック及びＪ１０バッフ
ァはそのビット数に対応する複数個になる。ＩＯＡ、１
２Ａ、・・・・・・１２Ｄがそのセルブロック、２２Ａ
。
２４Ａ、・・・・・・２４ＤがＩ１０八ソファである。
本例では第２図の回路を４組設けたとしてあり、これで
８に×８ビット構成の６４ＫＲＡＭとすることができる
。１４Ａ、１６Ａ、　・・・・・・１６Ｄは各セルブロ
ックに対する冗長セル群である。この方式では冗長セル
群１４Ａ、１６Ａはセルブロック１０Ａまたは１２Ａへ
切換え接続することができるが他のセルブロック例えば
１２Ｄへは切換え接続できない。この点を改善し、冗長
セル群はどのブロックへも接続可能として融通性を増す
には、多少複雑にはなるがデータバス１８，２ｏに沿っ
てその切換え接続のための配線を設ければよい。
発明の詳細 な説明したように本発明では冗長セル群をセルブロック
に専従させずに他のセルブロックへも切換え接続可能と
してので、冗長セル群の数を増すことなくセルブロック
の不良メモリセル多発Ｑこ対処でき、甚だ有効である。
【図面の簡単な説明】
第１図は従来例を示すブロック図、第２図は本発明の実
施例を示すブロック図、第３図はスイッチの具体例を示
す回路図、第４図はメモリの一部の詳細を示す回路図、
第５図は本発明を多ビツト構成のメモリに適用した例を
示すブロック図である。 図面で１０．Ｌ２はセルブロック、１４．１６は冗長セ
ル群、８１〜Ｓ３はスイッチ、１８，２０はデータバス
である。 出願人　富士通株式会社 代理人弁理士　青　柳　稔 手続補正書（自発） 昭和５９年１２月２１日 １、事件の表示 昭和５８年特許願第２３８５５４号− ２、発明の名称 半導体記憶装置 ３補正をする渚 事件との関係　゛特許出願人 住　所　神奈川県用崎市中原区上小田中１０１５番地名
称　（５２２）富士通株式会社 代表者　山　本　卓　眞 ４、代理人　〒１０１ ６、補正により増加する発明の数　、　な　し７、補正
の対象 明細書の特許請求の範囲の欄 および発明の詳細な説明の欄 ８、補正の内容 別紙のとおり 別　紙 （１）本願明細書の特許請求の範囲を次の様に補正する
。 「　メモリセル群が複数のセルブロックに分けられ同じ
アドレス信号で複数のメモリセルが同時に選択される多
ビツト出力構成であって、不良メモリセル列と置き換え
可能な複数列の冗長セル列と、 該冗長セル列を各セルブロックに対応するデータバスへ
選択的に接続するスイッチ回路とを有し、該スイッチ回
路は該冗長セル列をいずれのセルブロックに対応するデ
ータバスへも切換接続可能に構成されてなることを特徴
とする半導体記憶装置。」 （２）同第５頁４行の「アドレス」を「アドレス信号」
に補正し、同頁７行の「の出力」及び同頁９〜１０行の
「複数の〜の数の」をそれぞれ削除する。

Claims (1)

    【特許請求の範囲】
  1. メモリセル群が複数のセルブロックに分けられ同じアド
    レスで複数のメモリセルが同時に選択される多ビツト出
    力構成であって、不良メモリセル列と置き換え可能な複
    数列の冗長セル列と、該冗長セル列の出力を各セルブロ
    ックに対応するデータバスへ選択的に接続するスイッチ
    回路とを有し、該スイッチ回路は該複数の冗長セル列の
    うちの任意の数の冗長セル列をいずれのセルブロックに
    対応するデータバスへも切換接続可能に構成されてなる
    ことを特徴とする半導体記憶装置。
JP58238554A 1983-12-01 1983-12-16 半導体記憶装置 Expired - Lifetime JPH0666394B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP58238554A JPH0666394B2 (ja) 1983-12-16 1983-12-16 半導体記憶装置
DE8484308728T DE3485084D1 (de) 1983-12-16 1984-12-14 Halbleiterspeichergeraet.
EP84308728A EP0146357B1 (en) 1983-12-16 1984-12-14 Semiconductor memory device
KR1019840007976A KR910002965B1 (ko) 1983-12-01 1984-12-14 여분 셀로 대치 가능한 반도체 메모리장치
US06/682,515 US4660179A (en) 1983-12-16 1984-12-17 Semiconductor memory device with switching for redundant cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58238554A JPH0666394B2 (ja) 1983-12-16 1983-12-16 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS60130139A true JPS60130139A (ja) 1985-07-11
JPH0666394B2 JPH0666394B2 (ja) 1994-08-24

Family

ID=17031964

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58238554A Expired - Lifetime JPH0666394B2 (ja) 1983-12-01 1983-12-16 半導体記憶装置

Country Status (5)

Country Link
US (1) US4660179A (ja)
EP (1) EP0146357B1 (ja)
JP (1) JPH0666394B2 (ja)
KR (1) KR910002965B1 (ja)
DE (1) DE3485084D1 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62217498A (ja) * 1986-03-06 1987-09-24 Fujitsu Ltd 半導体記憶装置
JPS6425398A (en) * 1987-07-20 1989-01-27 Nec Corp Semiconductor memory
JPH0337894A (ja) * 1989-07-04 1991-02-19 Fujitsu Ltd 半導体メモリ
US5265055A (en) * 1988-10-07 1993-11-23 Hitachi, Ltd. Semiconductor memory having redundancy circuit
US5392247A (en) * 1991-09-19 1995-02-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device including redundancy circuit
US5446692A (en) * 1992-02-14 1995-08-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having redundancy memory cells shared among memory blocks
US5617365A (en) * 1988-10-07 1997-04-01 Hitachi, Ltd. Semiconductor device having redundancy circuit
US5983358A (en) * 1996-09-27 1999-11-09 Hitachi, Ltd. Semiconductor memory having redundancy circuit
US6426560B1 (en) 1999-08-06 2002-07-30 Hitachi, Ltd. Semiconductor device and memory module
KR100827659B1 (ko) 2006-09-20 2008-05-07 삼성전자주식회사 반도체 메모리 장치
JP2009048770A (ja) * 2008-10-29 2009-03-05 Renesas Technology Corp 薄膜磁性体記憶装置
JP2014041691A (ja) * 2013-10-30 2014-03-06 Ps4 Luxco S A R L 半導体装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6414798A (en) * 1987-07-09 1989-01-18 Fujitsu Ltd Non-volatile memory device
US5022006A (en) * 1988-04-01 1991-06-04 International Business Machines Corporation Semiconductor memory having bit lines with isolation circuits connected between redundant and normal memory cells
US5134584A (en) * 1988-07-22 1992-07-28 Vtc Incorporated Reconfigurable memory
US5208775A (en) * 1990-09-07 1993-05-04 Samsung Electronics Co., Ltd. Dual-port memory device
EP0499131A1 (en) * 1991-02-12 1992-08-19 Texas Instruments Incorporated High efficiency row redundancy for dynamic ram
KR100296850B1 (ko) * 1992-05-28 2001-10-24 썬 마이크로시스템즈, 인코포레이티드 캐시램용다수의뱅크열용장성초기화제어기
KR950001837B1 (ko) * 1992-07-13 1995-03-03 삼성전자주식회사 퓨우즈 박스를 공유하는 로우 리던던시 회로
GB9305801D0 (en) * 1993-03-19 1993-05-05 Deans Alexander R Semiconductor memory system
US5491664A (en) * 1993-09-27 1996-02-13 Cypress Semiconductor Corporation Flexibilitiy for column redundancy in a divided array architecture
US5544113A (en) * 1994-11-30 1996-08-06 International Business Machines Corporation Random access memory having a flexible array redundancy scheme
KR0174338B1 (ko) * 1994-11-30 1999-04-01 윌리엄 티. 엘리스 간단하게 테스트할 수 있는 구성을 갖는 랜덤 액세스 메모리
JP3036411B2 (ja) * 1995-10-18 2000-04-24 日本電気株式会社 半導体記憶集積回路装置
US5631868A (en) * 1995-11-28 1997-05-20 International Business Machines Corporation Method and apparatus for testing redundant word and bit lines in a memory array
US5673227A (en) * 1996-05-14 1997-09-30 Motorola, Inc. Integrated circuit memory with multiplexed redundant column data path
US6208569B1 (en) * 1999-04-06 2001-03-27 Genesis Semiconductor, Inc. Method of and apparatus for sharing redundancy circuits between memory arrays within a semiconductor memory device
KR100322538B1 (ko) * 1999-07-05 2002-03-18 윤종용 래치 셀을 채용하는 리던던시 회로
US6144593A (en) * 1999-09-01 2000-11-07 Micron Technology, Inc. Circuit and method for a multiplexed redundancy scheme in a memory device
JP2002269994A (ja) * 2001-03-09 2002-09-20 Oki Electric Ind Co Ltd アナログ半導体メモリの冗長メモリ回路
JP3597501B2 (ja) * 2001-11-20 2004-12-08 松下電器産業株式会社 半導体集積回路
US7193881B2 (en) * 2004-07-01 2007-03-20 Thin Film Electronics Asa Cross-point ferroelectric memory that reduces the effects of bit line to word line shorts
KR101890819B1 (ko) * 2012-05-22 2018-08-22 에스케이하이닉스 주식회사 메모리 장치 및 상기 장치의 데이터 입/출력 방법
KR20160001097A (ko) * 2014-06-26 2016-01-06 에스케이하이닉스 주식회사 반도체 장치
CN110265074B (zh) * 2018-03-12 2021-03-30 上海磁宇信息科技有限公司 一种层次化多重冗余的磁性随机存储器及其运行方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS563499A (en) * 1979-06-25 1981-01-14 Fujitsu Ltd Semiconductor memory device
JPS5792500A (en) * 1980-10-06 1982-06-09 Inmos Corp Randam-access-memory having redundancy

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4346459A (en) * 1980-06-30 1982-08-24 Inmos Corporation Redundancy scheme for an MOS memory
US4471472A (en) * 1982-02-05 1984-09-11 Advanced Micro Devices, Inc. Semiconductor memory utilizing an improved redundant circuitry configuration

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS563499A (en) * 1979-06-25 1981-01-14 Fujitsu Ltd Semiconductor memory device
JPS5792500A (en) * 1980-10-06 1982-06-09 Inmos Corp Randam-access-memory having redundancy

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62217498A (ja) * 1986-03-06 1987-09-24 Fujitsu Ltd 半導体記憶装置
JPS6425398A (en) * 1987-07-20 1989-01-27 Nec Corp Semiconductor memory
US6577544B2 (en) 1988-10-07 2003-06-10 Hitachi, Ltd. Semiconductor device having redundancy circuit
US7106643B2 (en) 1988-10-07 2006-09-12 Renesas Technology Corp. Method for manufacturing memory device provided with a defect recovery mechanism featuring a redundancy circuit
US5265055A (en) * 1988-10-07 1993-11-23 Hitachi, Ltd. Semiconductor memory having redundancy circuit
US6909647B2 (en) 1988-10-07 2005-06-21 Renesas Technology Corp. Semiconductor device having redundancy circuit
US5617365A (en) * 1988-10-07 1997-04-01 Hitachi, Ltd. Semiconductor device having redundancy circuit
US5815448A (en) * 1988-10-07 1998-09-29 Hitachi, Ltd. Semiconductor memory having redundancy circuit
US5966336A (en) * 1988-10-07 1999-10-12 Hitachi, Ltd. Semiconductor device having redundancy circuit
US6754114B2 (en) 1988-10-07 2004-06-22 Renesas Technology Corp. Semiconductor device having redundancy circuit
US6104647A (en) * 1988-10-07 2000-08-15 Hitachi, Ltd. Semiconductor device having redundancy circuit
JPH0337894A (ja) * 1989-07-04 1991-02-19 Fujitsu Ltd 半導体メモリ
US5392247A (en) * 1991-09-19 1995-02-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device including redundancy circuit
US5446692A (en) * 1992-02-14 1995-08-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having redundancy memory cells shared among memory blocks
US5983358A (en) * 1996-09-27 1999-11-09 Hitachi, Ltd. Semiconductor memory having redundancy circuit
US6426560B1 (en) 1999-08-06 2002-07-30 Hitachi, Ltd. Semiconductor device and memory module
KR100827659B1 (ko) 2006-09-20 2008-05-07 삼성전자주식회사 반도체 메모리 장치
JP2009048770A (ja) * 2008-10-29 2009-03-05 Renesas Technology Corp 薄膜磁性体記憶装置
JP2014041691A (ja) * 2013-10-30 2014-03-06 Ps4 Luxco S A R L 半導体装置

Also Published As

Publication number Publication date
EP0146357A2 (en) 1985-06-26
KR850004687A (ko) 1985-07-25
EP0146357A3 (en) 1988-03-23
DE3485084D1 (de) 1991-10-24
US4660179A (en) 1987-04-21
EP0146357B1 (en) 1991-09-18
JPH0666394B2 (ja) 1994-08-24
KR910002965B1 (ko) 1991-05-11

Similar Documents

Publication Publication Date Title
JPS60130139A (ja) 半導体記憶装置
US4881200A (en) Erasable programmable read only memory device
JP2798497B2 (ja) メモリ回路
US5768196A (en) Shift-register based row select circuit with redundancy for a FIFO memory
US5708619A (en) Column redundancy scheme for DRAM using normal and redundant column decoders programmed with defective array address and defective column address
JP3157753B2 (ja) 半導体記憶回路
EP0110636B1 (en) Improvements in or relating to semiconductor memories
JPH07122096A (ja) 半導体メモリ用高速冗長行及び列
US5388076A (en) Semiconductor memory device
JPS59500117A (ja) 冗長回路を利用した半導体メモリ
JPH0320840B2 (ja)
JPH0666120B2 (ja) 半導体記憶装置の冗長部
JPS6329360B2 (ja)
KR0157339B1 (ko) 반도체 메모리의 불량셀 구제회로
US4587639A (en) Static semiconductor memory device incorporating redundancy memory cells
KR940016282A (ko) 로오 리던던시 회로
JPS60178552A (ja) メモリアレイの列置換方法および列置換可能メモリ回路
JP2981346B2 (ja) 読み出し専用半導体記憶装置
TW340219B (en) Semiconductor memory device having redundant memory cell array
JPS6350799B2 (ja)
JP3606567B2 (ja) Ｓｒａｍ装置
JPH10116498A (ja) 半導体記憶装置
JP3198584B2 (ja) スタティック型半導体記憶装置
KR950009081B1 (ko) 반도체 메모리 장치의 결함구제회로
JPH0463479B2 (ja)