JPS60154286A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は表示装置に関するものであ）、さらに詳しく述
べると、表示器に出力する表示信号を複数の表示制御回
路で分散処理して出力し再び合成して表示器に出力する
ようにした表示装置に関する。

技術の背景 高い解像度を有する画像データが要望され、高分解能、
大型の表示器、例えば除極線管（ＣＲ’Ｔ　）表示器が
開発されている。表示器の大型化、高分解能に伴ない、
表示器に出力する表示データも増加する。このため表示
データを受けて最終−に表示器にドツト単位の表示徊号
を出力する表示制御装置の記憶容量は増大化すると共に
記憶されたデータを処理するため高速化が要求されてい
る。

従来技術と問題点 表示制御装置としては、従来、主として経済的な面から
ＭＯ８集積回路、ＣＭＯ８集積回路等を用いた表示制御
装置が用いられて、いることが多い。

しかしＭＯＳ）ランジスタを用いた表示制御装置は一般
に演算スピードが余り速くないから、制御処理スピーＶ
に限界があり、表示−に出力し得るデータに限界が生ず
る。従って、例えば表示器自体の分解能が水平方向に１
０２４　Ｐットあったとしても５表示制御装置が水平方
向−掃引当９２５６ドツト分のデータしか出力し得ない
とすれば、最終的に表示器の解像度は表示器本来の解像
度の１／４に低下してしまう。そこで、表示器の解像度
の向上に伴って表示制御装置の性能を向上させなければ
、最終的に高解像度の画像が得られないという問題があ
る。

このｉうな要望に対しては一般的に表示制御装置を高速
なもの、例えばＭＯＳ　ＩＣ，０ＭＯ８ＩＣで構成した
表示制御装置に代えてバイポーラトランジスタ、トラン
ジスタートランジスタロジック（ＴＴＬ）、エミッタカ
ップルドロジック（ＥＣＬ　）等の高速演算素子を用い
て構成し次表示制御装置で実現する方法が考えられる。

しかしながら、このような高速演算素子を用いた場合、
消費電力が大となり、又高集積化がむずかしいという問
題がある。また高速演算素子を用いたとしても、高解像
化、大型化する表示器の性能を充分に発揮させ得る表示
制御装置には自ずから一定の性能上の制限が生ずるとい
う問題点がある。

発明の目的 本発明の目的は、大型化、高解像度化が要求されて開発
が進んでいる表示器の性能に応じて、その表示器の最大
の性能を発揮し得るよう彦表示データを提供し得る表示
装置を提供することにある。

本発明の他の目的は、表示器の最大の性能を発揮させ得
る表示装置を構成するに当って、比較的簡単な手段によ
り且つ特に高速演算素子を用いることなく実現し得る表
示装置を提供することにある。

発明の構成 本発明の上記目的は、独立に処理し得る複数の表示制御
回路を並列に設けて表示制御装置を構成し、表示制御装
置で処理して表示器に出力すべきデータを予め一定の関
係に基づいて表示制御回路のそれぞれの記憶部に分割し
て記憶せしめ、各々の表示制御回路から表示器に出力さ
れる表示信号を時分割的に選択合成し、全体として表示
器の解像度に応じた表示信号として出力するという構想
　ｌに基づいて達成される。

本発明においては、それぞれ異なるタイミングで表示信
号を出力する複数の表示制御手段、及び各表示制御手段
からの表示信号を受けて選択的に出力する選択手段を具
備し、表示データを所定の関係をもって分割して各表示
制御手段に記憶させ、各表示制御手段から異なるタイミ
ングで出力される表示信号を該選択手段により選択して
出力することにより分割された表示データを合成して表
示器に与える様にしたことを特徴とする表示制御装置が
提供される。

発明の実施例 本発明の実施例について添付図面を参照して下記に述べ
る。

第１図は本発明の一実施例としての表示装置の構成を示
す図である。この実施例は、カラーの三原色である赤（
Ｒ）、緑（Ｇ）、青（Ｂ）を出力してカラー画像表示を
行う場合について示している。当該表示装置は、外部ク
ロック発生回路３．２つの表示制御回路４，５から成る
表示制御装置、該表示制御装置からの表示信号ＲＡ、Ｇ
Ａ、ＢＡ及びＲＢ、ＧＢ　、ＢＢｔ−断続する信号断続
回路６゜７、これら信号断続回路６，７の出力信号を合
成する信号合成回路８、及び表示器９、例えばラスメス
キャン形カラーＣＲＴから成る。を九当紋表示装置の上
位に表示すべきデータを準備する演算制御装置（ＣＰＵ
）１及び誼演算制御装置ｌからの表示データを所定の関
係で表示制御回路４，５に分散記憶させる丸めのデータ
分散回路２が設けられている。

表示制御回路４及び５のそれぞれは、ＣＰＵＩからの表
示すべきデータを記憶しておくビデオデータ記憶部４１
及び５１（この実施例において杜、表示データはディジ
タル量であるからランダムアクセスメモリ（ＲＡＭ）で
構成されている）、及び該ＲＡＭの記憶内容を一定のタ
イミングで処理して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の
光の三原色の表示信号として出力する表示プロセッサ（
ＶＤＰ）４２及び５２から構成されている。

この実施例においては、表示プロセッサはワンチップＣ
ＭＯ８で形成され、第２図にその構成を示すよう在来形
式のものである。第２図において表示プロセッサ４２は
、内部クロック部４２、表示器の水平方向掃引信号Ｈ８
ＹＮＣを発生する水平方向制御部４２２、同様に垂直方
向掃引信号ＶＳＹＮＣを発生する垂直方向制御部４２３
゜ＣＰＵＩからリード（ＲＤ）又はライト（ＷＲ）信号
を受けて制御処理を行う処理部４２４、上述のビデオデ
ータ記憶部４１にデータ書込又は読出しの制御を行うメ
モリ制御部４２６、ビデオデータ記憶部４１からの読出
データを保持する表示データ用レジスタ４２７等から構
成されている。

尚、第１図においては表示プロセッサ４２．５２の出力
としてはＲ，Ｇ、Ｂのみを図示し、本発明に直接関係の
ないＨ８ＹＮＣ、ＶＳＹＮＣ等の信号は図示していない
。

表示プロセッサ４，５の外部にクロック発生回路３が設
けられている。クロック発生回路３は２種類のクロック
パルス信号ｓｘ、ｓｘ’を出力するが、このパルス信号
ＳＸと「Ｘとは逆位相となっている。これらのクロック
パルス信号ＳＸとＳＸとはそれぞれ表示プロセッサ４と
５に印加される一方、クロックパルスＳＸは信号ゲート
回路６のゲート制御、クロックパルスＳＸは信号ゲート
回路７のゲート制御用に印加されている。

外部クロックパルス発生器３のクロックパルスは後述す
る信号断続回路６，７を鋭敏に作動させるため立上シ、
立下シ特性のすぐれたものが望ましい。また信号断続回
路６，７のゲートを制御するため成る程度のパワーが必
要である。

信号断続回路６．７はそれぞれ、第１のプロセッサ（Ｖ
ＤＰ−Ａ）４２からの赤緑青信号ＲＡ。

ＧＡ、ＢＡ、第２のプ０セッ？（ＶＤＰ−Ｂ）５２から
の赤緑青信号ＲＢ、ＱＢ、ＢＢを上記クロック信号ＳＸ
又はＳｘに応じて通過させ又はしゃ断するスリーステー
ト、すなわち「高」、「低」及び「フロート」の状態を
有するＴＴＬゲート素子から構成されている。但し、こ
の実施例においては、ＲＡ信号等を出力するか否かの２
つの状態で作動させる。　１ 信号断続回路６，７の後段には信号断続回路６゜７から
出力された信号を合成する丸めの信号合成回路８が設け
られている。この実施例においては信号ＲＡ、ＧＡ、Ｂ
Ａのそれぞれがクロック信号ＳＸでゲートされるＡＮＤ
ゲート、信号ＲＢ　、　ＱＢ。

ＢＢのそれぞれがクロック信号ＳＸでゲートされるＡＮ
Ｄゲートを介した後、それぞれＯＲゲートを介して時系
列的に合成されたＲ、Ｇ、Ｂ信号となる。このようにＡ
ＮＤゲートを介するのは、例えば、ＲＡとＲＢとが時間
的に重複して合成されないように分離する友めである。

信号合成回路８の出力信号Ｒ，Ｇ、Ｂが表示器９に印加
される。

第１図に図示の表示装置の動作を説明する前にシステム
条件を述べる。先ず表示器９の解像度は水平方向に１０
２４　）’ット、垂直方向に７６８ドツトあるものとす
るが、表示プロセッサ４．５はそれぞれ２μｓのクロッ
クで動作し能力的に水平方向−掃引尚り５１２ドツト分
のデータしか出力し得ないとする。この場合外部ブロッ
ク発生器３のクロックｓｘ、ｓｘの周期は表示プロセッ
サ４．５の半分のｌμｓに定めておく。従って、従来の
如く若し、表示プロセッサが１台のみである場合には、
表示器９の解像度の半分のデータしか出力し得ないので
、表示器９自体の性能の半分の解像度しか得らｉ′Ｌな
い沢である。しかし本発明は同じ性能の表示プロセッサ
を２台並置している。

表示器９の表示データとなる元の情報は表示制御回路４
，５の上位のＣＰＵＩ内において作られる。ＣＰＵＩ内
で作られた表示データが表示制御回路４．５内のそれぞ
れの記憶部４１．５１に記憶される。この記憶について
第３図を参照して述べるＯ 第３図は、記憶部４１．５１がそれぞれ１６にバイトの
容量を有し、ＣＰＵＩから合計３２にバイトのドツト単
位のデータを出力する場合を示している１Ｐット単位の
データはデータバス上８ビツト（ＤＯ〜Ｄ７）のデータ
としてデータ分散回路２を介して記憶部４１．５１のデ
ータバスに入力される。一方アドレス信号ＡＯ〜ＡＩ４
のうち、１４ビツトのＡ１〜Ａ１４がそれぞれデータ記
憶部４１．５１のアドレスバスに印加されている。

アドレス信号のＬＳＢであるＡＯはデータ記憶部４１の
チップセレクト端子Ｃ８に直接接続され、またデータ分
散回路２内に設けられたインバータＩＮＶにより反転さ
れた反転アドレスＬＳＢ信号ＡＯはデータ記憶部５１の
チップセレクト端子Ｃ８に接続されている。

従ってＣＰＵＩからアドレス信号ＡＯ〜ＡＩ４に対応し
たデータＤＯ〜Ｄ７が出力されると、第４図に示すよう
に、アドレス信号のＬＳＢ（ＡＯ）の「０」又はｒｌＪ
に応じて記憶部４１又は５Ｉが交互に選択され、記憶部
４１側には偶数０，２゜・・・、２ｎ（ｎ＝０．ｌ、２
．・・・）のアドレス信号に対応した表示データが（第
４図（ａ）　）　、記憶部５１側には奇数１．３．−．
２ｎ＋１（ｎ＝０．ｌ。

２、・・・）のアドレス信号に対応し九表示データが記
憶される（第４図（ｂ））。ここで、上述のアドレス信
号に対応して記憶部４１．５１に記憶されるデータは、
表示器９の掃引方向の順序に対応している。

表示プロセッサ４２．５２はそれぞれ、上述の如く記憶
部４１．５１に記憶されたデータを処理して表示器に表
示信号として出力することになる。

ここで、データ記憶部４１．５１のそれぞれはＣＰＵＩ
側から書込まれる場合と、表示プロセッサ４２，５２側
からデータの読出しを受ける場合とがあり、場合によっ
ては両タイミングが重複することかあるが、この実施例
においてはＣＰＵＩ側からの書込みを優先させるように
している。このタイミング調整は第２図に図示のメモリ
制御部４２６等で行う。表示すべきデータの更新があっ
た場合、ＣＰＵＩ側から任意のタイミングで記憶部４１
．５１に書込みが行えるようになっている。

次に表示制御回路４，５．信号断続回路６，７及び信号
合成回路８の動作について第５図を参照して述べる。

上述の如く、外部クロック発生回路３からは逆位相のパ
ルス幅１μｓのパルス信号ｓｘ、ｓｘが第５図（ａ）（
ｂ）に図示の如く出力される。表示制御回路　１４．５
はこの外部クロック信号ｓｘ、ｓｘを受けて動作する訳
である寄前述の如く表示プロセッサ４２．５２はそれぞ
れ２μｓ毎にしかデータを表示することができない。表
示プロセッサ４２．５２からの赤表示信号ＲＡ、ＲＢを
図示すると第５図（ｃ）　、　（ｄ）の如くなる。第５
図（ｅ）　、　（ｄ）において論理「高」を表示データ
有、「低」を表示データ無とした場合、表示プロセッサ
４２．５２はそれぞれ同じタイミングで表示データ有の
出力を行う。しかしながら、この表示データは上述の如
く表示プロセッサの処理上の限界により、外部クロック
信号ｓｘ、ｓｘと同期して変化することはできず、クロ
ック信号ｓｘ、ｓｘの２倍の時間で出力し得るのみであ
る。

ところが、これらの出力ＲＡ、ＲＢは、第１図に図示の
如く逆位相のパルス信号ｓｘ、ｓｘが印加され交互に入
力信号を導通又はしゃ断する信号断続回路６，７に印加
されているから、それらの出力ＲＡ、ＲＢはそれぞれ、
パルス信号ｓｘ、ｓｘに同期して選択され、時系列的に
みるとパルス信号ｓｘ、ｓｘにパルス間隔の信号ＲＡ、
ＲＢが交互に連続したものとして合成され九出力Ｒとな
る（第５図（ｅ））。すなわち、それぞれ、パルス信号
ｓｘ、ｓｘの２倍のサイクルでしか出力され得す、パル
ス信号ｓｘ、ｓｘのパルス幅の２倍の時間でしか変化し
得ない出力データＲＡ、ＲＢが、信号断続回路６，７を
介することにより、それぞれ不要な半分の出力状態が除
去され、出力ＲＡ、ＲＢそのものは、水平方向−掃引当
、り　５１２　Ｆット分しか出力されないのであるが、
信号合成回路８の出力としては１０２４ドツト分のデー
タとして表示器９に印加されることになる。

以上、赤（Ｒ）について述べたが、他の色、緑（Ｇ）、
青（Ｂ）についても同様である。

以上から明らかなように第１図に図示の表示装置は、能
力的には表示器の解像度の半分の表示信号しか出力し得
゛ない２台の表示制御回路を並列動作させ、その出力を
適宜時分割して合成することにより、実質的に表示器の
解像度を満足させ得る表示信号を出力することができる
。

上述の表示装置を構成するに尚っては、既存の素子、回
路を適宜組合せることにより実現することができる。

また表示器の分解能と表示プロセッサの性能との関係に
おいては、単に表示プロセッサの台数をその能力との関
係において選定すれば良いので、表示器の分解能が向上
していった場合としても。

既存の表示制御回路等を増加させるのみで良く、表示器
の分解能の向上につれて新たな研究開発をする必要がな
い。

本発明の他の実施例を第６図に示す。この実施例は、前
述の実施例がＲＧＢ信号金表示信号として出力するのに
対し、色差信号Ｙ、Ｒ−Ｙ、Ｂ−□Ｙとして出力する場
合について示す。表示制御回路４’、５’から出力され
る信号ＹＡ、Ｒ−ＹＡ、Ｂ−ＹＡ及びＹＢ　、Ｒ−ＹＢ
　、Ｂ−ＹＢはそれぞれアナログ信号である。従って信
号ゲート回路６′。

７′のゲート素子はアナログスイッチが用いられ、信号
合成回路８′もアナログ信号を通過させる素子となる。

表示制御回路４／　、　Ｓ／内の記憶部４１′。

５１′はアナログ量として記憶されるか、又は階調信号
としてディジタル量で記憶されるかのいずれであっても
良い。表示プロセッサ４２’、５２’は、アナログの色
差信号を扱うことを除けば、表示プロセッサ４２．５２
と同様の機能を有するものとなる。

第６図に図示の表示装置の動作は第１図の表示装置とは
輩同じとなるので、説明を省略する。

尚、第１図及び第６図に図示の信号合成回路８゜８′は
、原理的には必須のものではないが、２つの信号の合成
に際して時間的な重複が生じて重複した信号と々らない
ように設けたものである。

以上の説明において、表示制御回路を２台並列に設けた
場合について述べたが、容易に推察されるように必要な
台数設けることができる。例えば、表示器９の水平方向
掃引の分解能が１０２４　ドツトに対し、−掃引肖り２
５６ドツト分のデータ出力能力しかない表示制御回路を
用いる場合は、同じ表示制御回路を４台並設し、それぞ
れの出力側に信号断続回路を設ける・一方・外部り°・
り発生口　１路は、それぞれ９０度位相差のあるクロッ
ク信号音４種発生させる。またデータ分散回路２はアド
レス信号の下２桁を用いて表示制御回路内の記憶部に巡
還的にデータが記憶されるようにする。

本発明においては表示制御回路としては高速のものであ
っても低速のものであっても適用し得る。

高速の場合は設置台数が少なくて良い。

本発明の上記説明においては、特に表示制御回路４，５
の外部にクロック発生回路を設けた場合について述べて
いる。これは、信号断続回路の断続素子を高速且つシャ
ープに断続させなければな。

らす、且つＴＴＬレベルの断続素子を駆動させるために
は成る程度のパワーが必要であるからである。従って表
示プロセッサがワンチップＬＳＩで形成された場合等の
ように、ＩＩＩ内の水晶発振器等による内部夕日ツクは
上記目的を満足しない場合が多いので用いていない。

発明の効果 以上に述べ九ように本発明によれば、既存の表示プロセ
ッサ、多くの場合ワンチップＬＳＩで製造されているも
の、を複数台設けることにより、総合的に任意の表示器
の分解能を充分に発揮させ得る表示信号を送出すること
かできるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例としての表示装置を示す図、 第２図は、第１図の表示装置内の表示プロセッサの一例
を示す構成図、 第３図は第１図のＣＰＵ、データ分散回路、表示制御回
路内のデータ記憶部の接続関係を示す図。 第４図は第３図に図示のデータ記憶部に表示データ゛が
記憶された状態を概念的に示す図、第５図は第１図の表
示装置の動作を示すタイミング図、 第６図は本発明の他の実施例としての表示装置の構晟を
示す図、である。 （符号の説明） ｌ・・・ＣＰＵ、２・・・データ分散回路、３・・・外
部クロック発生回路、４，５・・・表示制御回路、４１
゜５１・・・表示データ記憶部、４２．５２・・・表示
プロセッサ、６，７・・・信号断続回路、８・・・信号
合成回路、９・・・表示器。

Claims (1)

【特許請求の範囲】
1. １、それぞれ異なるタイミングで表示信号を出力する複
   数の表示制御手段、及び各表示制御手段からの表示信号
   を受けて選択的に出力する選択手段を具備し、表示デー
   タを所定の関係を゛もって分割して各表示制御手段に記
   憶させ、各表示制御手段から異なるタイミングで出力さ
   れる表示信号を該選択手段によシ選択して出力すること
   により分割された表示データを合成して表示器に与える
   様にしたことを特徴とする表示制御装置。