JPS60164353A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60164353A JPS60164353A JP59020322A JP2032284A JPS60164353A JP S60164353 A JPS60164353 A JP S60164353A JP 59020322 A JP59020322 A JP 59020322A JP 2032284 A JP2032284 A JP 2032284A JP S60164353 A JPS60164353 A JP S60164353A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- transistor
- layers
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し３１＆島日Ｈσ）Ｊマｉｍ４＋肝
本発明は半導体装置、特にペテロ接合バイポーラトラン
ジスタを素子とする同期型Ｒ８７９２１７０７７回路を
含む半導体装置の構造に門する。
ジスタを素子とする同期型Ｒ８７９２１７０７７回路を
含む半導体装置の構造に門する。
（ｂｌ 技術の背景
マイクロエレクトロニクスは現代産業進ｉの基盤となり
、才だ社会生活に大きな影響を与えている。現在このマ
イクロエレクトロニクスの主役はトランジスタから超大
規模集積回路装置に至るシリコン（Ｓｌ＞半導体装置で
あって、トランジスタ素子の微細化を推進して特性の向
上と集８を厩の増大が達成されている。
、才だ社会生活に大きな影響を与えている。現在このマ
イクロエレクトロニクスの主役はトランジスタから超大
規模集積回路装置に至るシリコン（Ｓｌ＞半導体装置で
あって、トランジスタ素子の微細化を推進して特性の向
上と集８を厩の増大が達成されている。
更にシリコンの物性基こ基づ（限界をこえる動作速度の
向上、消費電力の低減などを実現するために、キャリア
の移動度がシリコンより遥かに大きい砒化ガリウム（Ｇ
ａＡｓ）などの化合物半導体を用いる半導体装置が開発
さｎている。
向上、消費電力の低減などを実現するために、キャリア
の移動度がシリコンより遥かに大きい砒化ガリウム（Ｇ
ａＡｓ）などの化合物半導体を用いる半導体装置が開発
さｎている。
化合物半導体を用いるトランジスタとしては、その製造
工程が簡単であるなどの理由によって電界効果トランジ
スタの開発が先行しているが、化合物半導体装置の製造
プロセスの進歩などに伴ってバイポーラトランジスタも
開発が進められている。化合物半導体バイポーラトラン
ジスタでは１、化合物半導体のエピタキシャル成長方法
として分子線エピタキシャル成長方法（以下ＭＢＨ法と
略称する）或いは有機金属熱分解気相成長方法（以下Ｍ
ＯＵＶＤ法と略称する）７ｓ開発されたこと臀よってそ
の実現が可能となった、ヘテロ接合バイポーラトランジ
スタが特に期待さ孔ている。
工程が簡単であるなどの理由によって電界効果トランジ
スタの開発が先行しているが、化合物半導体装置の製造
プロセスの進歩などに伴ってバイポーラトランジスタも
開発が進められている。化合物半導体バイポーラトラン
ジスタでは１、化合物半導体のエピタキシャル成長方法
として分子線エピタキシャル成長方法（以下ＭＢＨ法と
略称する）或いは有機金属熱分解気相成長方法（以下Ｍ
ＯＵＶＤ法と略称する）７ｓ開発されたこと臀よってそ
の実現が可能となった、ヘテロ接合バイポーラトランジ
スタが特に期待さ孔ている。
（Ｃ） 従来技術と問題点
ヘテロ接合バイポーラトランジスタでは、少なくともエ
ミッタ領域をベース領域より禁制帯幅が大きい半導体に
よって構成し、例えは積Ｊ−シて成長した・型ＧａＡ・
層にルクタ領域、ｐ型（ＪａＡ・層にベース領域、ｎ型
砒化アルミニウム・ガリウム（ＡｔｘＧａ＋ −ｘＡｓ
）層にエミッタ領域を設ける□この様にエミッタ・ベ
ース間をヘテロ接合として禁制帯幅の差を設けることに
よってエミッタ・ベース間の電流注入効率を壇大きせる
新しい自由度が得られ、更に不純物濃度の制御によるベ
ース抵抗の減少、エミッタキャパシタンスの減少或いは
ベース領域の半導体層を薄くして電流利得を増大するな
どの改善が試みられている。
ミッタ領域をベース領域より禁制帯幅が大きい半導体に
よって構成し、例えは積Ｊ−シて成長した・型ＧａＡ・
層にルクタ領域、ｐ型（ＪａＡ・層にベース領域、ｎ型
砒化アルミニウム・ガリウム（ＡｔｘＧａ＋ −ｘＡｓ
）層にエミッタ領域を設ける□この様にエミッタ・ベ
ース間をヘテロ接合として禁制帯幅の差を設けることに
よってエミッタ・ベース間の電流注入効率を壇大きせる
新しい自由度が得られ、更に不純物濃度の制御によるベ
ース抵抗の減少、エミッタキャパシタンスの減少或いは
ベース領域の半導体層を薄くして電流利得を増大するな
どの改善が試みられている。
このへテロ接合バイポーラトランジスタヲ素子とする集
体回路装置の開発がｂなわれているが、ディジタル回路
の代表的基本要素の一つであるフリップフロップ回路の
へテロ接合バイポーラトランジスタによる集積化を検討
する。
体回路装置の開発がｂなわれているが、ディジタル回路
の代表的基本要素の一つであるフリップフロップ回路の
へテロ接合バイポーラトランジスタによる集積化を検討
する。
第１図は同期型Ｒ８フリップフロップ回路の例を示す回
路図である。本回路においては、トランジスタＴ、 、
Ｔ、で８８７９７１７０２１回路を構成している。ク
ロックパルスＣが印加されていないときはトランジスタ
Ｔ、がオンしておりｌ１ｌｓかＴ６の何れかがオンして
いる。クロックパルスＣが印加されるとトランジスタｌ
１ｌｌがオンし、ゲート回路であるトランジスタｒ１＋
、 、 ＋１＋３へ電流を流す。
路図である。本回路においては、トランジスタＴ、 、
Ｔ、で８８７９７１７０２１回路を構成している。ク
ロックパルスＣが印加されていないときはトランジスタ
Ｔ、がオンしておりｌ１ｌｓかＴ６の何れかがオンして
いる。クロックパルスＣが印加されるとトランジスタｌ
１ｌｌがオンし、ゲート回路であるトランジスタｒ１＋
、 、 ＋１＋３へ電流を流す。
このときのＲ，８端子への入力状態により、トランジス
タＴ！か′ｌ′３の何れかに電流が流れる。いまＨに’
ｏ’ｓに“ｌ”が人力されているとするとトランジスタ
Ｔ、に電流が流れる５、クロックパルスＣが印加されな
くなると、トランジスタ゛ｌ゛、からＴ、へ電流路が切
り換わり、トランジスタＴ、を流れていた電流はトラン
ジスタＴ６へ流れ安定する。
タＴ！か′ｌ′３の何れかに電流が流れる。いまＨに’
ｏ’ｓに“ｌ”が人力されているとするとトランジスタ
Ｔ、に電流が流れる５、クロックパルスＣが印加されな
くなると、トランジスタ゛ｌ゛、からＴ、へ電流路が切
り換わり、トランジスタＴ、を流れていた電流はトラン
ジスタＴ６へ流れ安定する。
第１図に示した同期ｍ几Ｓフリップフロップ回路なヘテ
ロ接合バイポーラトランジスタを素子として集積回路化
した例ｆｔ第２図に示す。第２図は該半導体装置の断面
と配Ｍを示す模式崗である。
ロ接合バイポーラトランジスタを素子として集積回路化
した例ｆｔ第２図に示す。第２図は該半導体装置の断面
と配Ｍを示す模式崗である。
図において、１は半絶縁性Ｇａｒｉｓ基板、２及び６は
ｎ→型ＧａＡｓ層、３はｎ型ＧａＡｓコレクタ層、４は
ｐ型ＧａＡｓベース層、５は１１型ｋｌ Ｇａ Ａｓ
エミツタ層、７は素子分離領域、８はｐ１型領域丸９は
コレクタ電極、ｌＯはコレクタ電極９０合金化領域、１
１はベース電極、１２はエミッタ電極を示す。
ｎ→型ＧａＡｓ層、３はｎ型ＧａＡｓコレクタ層、４は
ｐ型ＧａＡｓベース層、５は１１型ｋｌ Ｇａ Ａｓ
エミツタ層、７は素子分離領域、８はｐ１型領域丸９は
コレクタ電極、ｌＯはコレクタ電極９０合金化領域、１
１はベース電極、１２はエミッタ電極を示す。
本従来例においては素子間分離なメサ型エツチングによ
らず、プロトン或いは酸素イオン（０→）等のイ、オン
注入方法によって行なっているが、それでもなお半導体
基体表面の段差が大きく、また配線も複雑であって、大
規模な集積化を目標とするディジタル回路の基本要素と
しては甚だ不都合である。
らず、プロトン或いは酸素イオン（０→）等のイ、オン
注入方法によって行なっているが、それでもなお半導体
基体表面の段差が大きく、また配線も複雑であって、大
規模な集積化を目標とするディジタル回路の基本要素と
しては甚だ不都合である。
（０） 発明の目的
不発明は一１記の状況に対処して、同期型Ｈ，Ｉフリッ
プフロップ回路のへテロ接合バイポーラトランジスタを
素子とする集積化にＴＩ−ｆ適な得這を提供することケ
目的とする。
プフロップ回路のへテロ接合バイポーラトランジスタを
素子とする集積化にＴＩ−ｆ適な得這を提供することケ
目的とする。
（ｅ） 発明の構成
本発明の前記目的は、第１の導［型の第ｌの半導体層と
、該第１．の半尋体膚上に第２の導電型で該第１の半導
体層より禁制帯幅か小でありベース−領域となる第２の
半導体層と、該第２の半導体層上に第１の導電型で該第
２の半導体層より埜制蛍幅が大である第３の半導体ノー
とが設けられた半導体基体を備えて、該第１の半導体層
の第１．第２及び第３のトランジスタ素子領域相互間並
びに第４、第５及び第６のトランジスタ素子ｖｔ域相互
間が該牛専体丞体内でそれぞれ電気的に埃続さＩｔ。
、該第１．の半尋体膚上に第２の導電型で該第１の半導
体層より禁制帯幅か小でありベース−領域となる第２の
半導体層と、該第２の半導体層上に第１の導電型で該第
２の半導体層より埜制蛍幅が大である第３の半導体ノー
とが設けられた半導体基体を備えて、該第１の半導体層
の第１．第２及び第３のトランジスタ素子領域相互間並
びに第４、第５及び第６のトランジスタ素子ｖｔ域相互
間が該牛専体丞体内でそれぞれ電気的に埃続さＩｔ。
かつ該第１の千尋体層の該第１及び第４のトランジスタ
素子領域がコレクタ、該第２．第３．第５及び第６のト
ランジスタ素子狐域がエミッタとされるフリップフロッ
プ回路を含んでなる半導体装置により達成される。
素子領域がコレクタ、該第２．第３．第５及び第６のト
ランジスタ素子狐域がエミッタとされるフリップフロッ
プ回路を含んでなる半導体装置により達成される。
（ｆＪ 発明の実施例
以下本発明を実施例により図面を参照して具体的に説明
する。
する。
第３図は本発明の同期型几Ｓフリップフロップ回路の例
について断面と配線とを示す模式図である。図において
、２１は半絶縁性Ｇ ａ Ａ ｓ基板、２２及び２６は
ｎ” ｍ Ｇａ Ａ ｓ層、２３及び２５はｎｆｉＡｊ
Ｇ ａ Ａ ｓ層、２４はｐ型Ｇ ａ Ａ ｓ層である
ｏ ＰｍＧａＡｓ層２４は前記従来例と同様にベース層
となるが、このｐ型ベース層を挾むｎ型の層２３及び２
５はともにこれより禁制帯幅が大きいｈＬ Ｇａ Ａ
ｓによって構成されたダブルへテロ構造であって、バイ
アス条件の選択によりこれらの２層の何れでもヘテロ接
合の％＃Ｙ備えたエミッタとすることができる。
について断面と配線とを示す模式図である。図において
、２１は半絶縁性Ｇ ａ Ａ ｓ基板、２２及び２６は
ｎ” ｍ Ｇａ Ａ ｓ層、２３及び２５はｎｆｉＡｊ
Ｇ ａ Ａ ｓ層、２４はｐ型Ｇ ａ Ａ ｓ層である
ｏ ＰｍＧａＡｓ層２４は前記従来例と同様にベース層
となるが、このｐ型ベース層を挾むｎ型の層２３及び２
５はともにこれより禁制帯幅が大きいｈＬ Ｇａ Ａ
ｓによって構成されたダブルへテロ構造であって、バイ
アス条件の選択によりこれらの２層の何れでもヘテロ接
合の％＃Ｙ備えたエミッタとすることができる。
また２７Ａ及び２７Ｂはプロトン漬い＆′ま０＋１オン
注入による素子分離領域であるが、トランジスタ素子Ｔ
＋−’Ｉ’ｓ ’Ｉ’ｓ 相！Ｌｌ１４及ｏ’ｌ’１−
Ｔｓ−Ｔａ 相ｎ間の素子分離領域２７Ｂはｎ 戴Ａｔ
Ｇａ Ａｓｓ層３内で終端して、前記のトランジスタ素
子の０ｍＭＧａＡｓ層２３の領域相互間はｎ→’ｆｆ１
ＧａＡｓ層２２によって電気約２２続されている。
注入による素子分離領域であるが、トランジスタ素子Ｔ
＋−’Ｉ’ｓ ’Ｉ’ｓ 相！Ｌｌ１４及ｏ’ｌ’１−
Ｔｓ−Ｔａ 相ｎ間の素子分離領域２７Ｂはｎ 戴Ａｔ
Ｇａ Ａｓｓ層３内で終端して、前記のトランジスタ素
子の０ｍＭＧａＡｓ層２３の領域相互間はｎ→’ｆｆ１
ＧａＡｓ層２２によって電気約２２続されている。
更に２８はｐ＋型領領域３１はベース電極であり、３２
Ｃ及び３２ｈｉは電極であって、トランジスタ素子ＴＩ
及びＴ４については層２３をコレクタ。
Ｃ及び３２ｈｉは電極であって、トランジスタ素子ＴＩ
及びＴ４については層２３をコレクタ。
層２５′ｉ、：エミッタ Ｔ２． Ｆｉｔ、 、 ＴＩ
ｌ及びＴ６については逆に層２３Ｙエミッタ、ＪＷｔ２
５をコレクタとする本発明の構成ｌこおいては、３２Ｃ
はコレクタ電極、３２Ｅはエミッタ電極となる。
ｌ及びＴ６については逆に層２３Ｙエミッタ、ＪＷｔ２
５をコレクタとする本発明の構成ｌこおいては、３２Ｃ
はコレクタ電極、３２Ｅはエミッタ電極となる。
本発明によれは前述の如く半導体内でｖ１要の電気的接
続が行なわｎるために、ｔｈｔＪ記従来例のコレクタ電
極９の如き痒いエツチングと深い位置への電極形成、配
線接続が不必要となり、半導体基体 ′面上の配線数も
減少する。この結釆、半導体基板ＪｆＩｌ！面積の減少
、半導体基体表面の段差の減少などの効果が得られて、
集積度の向上が進められ、歩留、信頼性も向上する。
続が行なわｎるために、ｔｈｔＪ記従来例のコレクタ電
極９の如き痒いエツチングと深い位置への電極形成、配
線接続が不必要となり、半導体基体 ′面上の配線数も
減少する。この結釆、半導体基板ＪｆＩｌ！面積の減少
、半導体基体表面の段差の減少などの効果が得られて、
集積度の向上が進められ、歩留、信頼性も向上する。
なお本実施例を示す第３図は各トランジスタ素子な１列
に配置した表示を行なっているが、ｑ！ｒ素子ｔ２次元
的に配設することは当然に可能であり、また、所要の電
流容量に走がある場合には接合面積、電極面積を任意に
選択することができる。
に配置した表示を行なっているが、ｑ！ｒ素子ｔ２次元
的に配設することは当然に可能であり、また、所要の電
流容量に走がある場合には接合面積、電極面積を任意に
選択することができる。
また前記実施例はＧａＡｓ／ＡｔＧａＡｓ系半導体材料
ケ用いているが、他の半導体材料によっても本半導体装
置な実現することが可能である。
ケ用いているが、他の半導体材料によっても本半導体装
置な実現することが可能である。
（ｇ） 発明の詳細
な説明したμ口く本発明によれは、ディジタル回路の基
本要素の一つである同期ｆｉＲ８フリップフロップ回路
を、ヘテロ接合バイポーラトランジスタを素子とし基板
所要面積及び表面の段差乞大幅に縮少して構成でき、か
つ歩留及び信頼性も向上して、高速度、高集積度のバイ
ポーラ化合切半導体装置の実用化を推進することができ
る。
本要素の一つである同期ｆｉＲ８フリップフロップ回路
を、ヘテロ接合バイポーラトランジスタを素子とし基板
所要面積及び表面の段差乞大幅に縮少して構成でき、か
つ歩留及び信頼性も向上して、高速度、高集積度のバイ
ポーラ化合切半導体装置の実用化を推進することができ
る。
第１図は同期型几Ｓフリップ７０ツブ回路の例を示す回
路図、第２図は従来技術による実施例を示す模式断面図
、第３図は本発明の実施例を示す模式断面図である。 図において、２１は半絶縁性Ｇａ’Ａｓ基板、２２及び
２６はｎ＋Ｂ１１ｃｉａＡｓ層、２３及び２５はｎ也仕
Ｇ ａ Ａ ｓ層、２４はｐｆｆｉＧａＡｓ層、２７Ａ
及び２７Ｂは素子分離領域、２８はｐ＋型領領域３１は
ベース電極、２３Ｃはコレクタ電極、３２Ｅはエミッタ
電極を示す。
路図、第２図は従来技術による実施例を示す模式断面図
、第３図は本発明の実施例を示す模式断面図である。 図において、２１は半絶縁性Ｇａ’Ａｓ基板、２２及び
２６はｎ＋Ｂ１１ｃｉａＡｓ層、２３及び２５はｎ也仕
Ｇ ａ Ａ ｓ層、２４はｐｆｆｉＧａＡｓ層、２７Ａ
及び２７Ｂは素子分離領域、２８はｐ＋型領領域３１は
ベース電極、２３Ｃはコレクタ電極、３２Ｅはエミッタ
電極を示す。
Claims (1)
- 第１の導電型の第１の半導体層と、該第１の千尋体層上
に第２の導電型で該第１の半導体層より禁制帯幅が小で
あり・＼−ス領域となる第２の半導体層と、該第２の半
導体層上に第１の導電型で該第２の半導体層より禁制帯
幅が大である第３の半導体層とが設けられた半導体基体
を備えて、該第１の半導体層の第１．第２及び第３のト
ランジスタ素子領域相互間並びに第４．第５及び第６の
トランジスタ素子領域相互間が該半導体基体内でそれぞ
れ電気的に接続され、かつ該第１の半導体層の該第１及
び第４のトランジスタ素子ｉＪ［がコレクタ、該第２．
第３．第５及び第６のトランジスタ素子領域がエミッタ
とされるフリップフロップ回路を含んでなることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020322A JPS60164353A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020322A JPS60164353A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60164353A true JPS60164353A (ja) | 1985-08-27 |
Family
ID=12023890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020322A Pending JPS60164353A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60164353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807008A (en) * | 1987-09-14 | 1989-02-21 | Rockwell International Corporation | Static memory cell using a heterostructure complementary transistor switch |
-
1984
- 1984-02-06 JP JP59020322A patent/JPS60164353A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807008A (en) * | 1987-09-14 | 1989-02-21 | Rockwell International Corporation | Static memory cell using a heterostructure complementary transistor switch |
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