JPS60169164A - Ｖ形マスクｒｏｍ装置 - Google Patents
Ｖ形マスクｒｏｍ装置Info
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- JPS60169164A JPS60169164A JP59023930A JP2393084A JPS60169164A JP S60169164 A JPS60169164 A JP S60169164A JP 59023930 A JP59023930 A JP 59023930A JP 2393084 A JP2393084 A JP 2393084A JP S60169164 A JPS60169164 A JP S60169164A
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- JP
- Japan
- Prior art keywords
- layer
- type
- bit line
- conductive strip
- buried
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マスクＲＯＭ装置、すなわち、その製造過
程において記憶内容が特定される読み出し専用の記憶装
置の一種に係わり、特に、ビットラインをポリシリコン
層にて形成することにより、集積密度の向上を図った半
導体マスク）ｌ、０Ｍ装置に関するものである。
程において記憶内容が特定される読み出し専用の記憶装
置の一種に係わり、特に、ビットラインをポリシリコン
層にて形成することにより、集積密度の向上を図った半
導体マスク）ｌ、０Ｍ装置に関するものである。
半導体マスクＲＯＭ装置は、マイクロコン、ピユータの
固定的なプログラムを記憶するための装置等として多用
されている。
固定的なプログラムを記憶するための装置等として多用
されている。
このようなＲＯＭ装置に関しては、使用者が指定する記
・１内容を製造工程のなるべく後の段階で特定可能であ
ることが、納期短縮の観点力）ら要請されている。
・１内容を製造工程のなるべく後の段階で特定可能であ
ることが、納期短縮の観点力）ら要請されている。
しかしながら、製造工程の後の段階で、記憶内容の特定
可能な従来技術は、集積密度を犠牲にしなければならな
いという難点があった。
可能な従来技術は、集積密度を犠牲にしなければならな
いという難点があった。
この難点を解消するものとして、特開昭５４−１３０８
８７ 号公報には、Ｐ形基板中に埋設された埋込Ｎ形層
と該基板の表層に形成された表層Ｎ形層との双方を斜断
するような傾斜表面のＶ形溝を該基板中に堀削して、該
傾斜表面に沿ってＭＯ８構造を実現することにより、集
積密度の向上を図り、併わせで、該ＭＵ８構造の各ゲー
ト領域を共通接続するためのワードラインをポリシリコ
ン層で形成するとともに、該ＭＯ８構造の各ドレイン領
域を共通接続するためのビ・ノドラインを拡散層で形成
することにより、製造の容易化を図った半導体ＲＯＭ装
置（アレイ）が開示されている。
８７ 号公報には、Ｐ形基板中に埋設された埋込Ｎ形層
と該基板の表層に形成された表層Ｎ形層との双方を斜断
するような傾斜表面のＶ形溝を該基板中に堀削して、該
傾斜表面に沿ってＭＯ８構造を実現することにより、集
積密度の向上を図り、併わせで、該ＭＵ８構造の各ゲー
ト領域を共通接続するためのワードラインをポリシリコ
ン層で形成するとともに、該ＭＯ８構造の各ドレイン領
域を共通接続するためのビ・ノドラインを拡散層で形成
することにより、製造の容易化を図った半導体ＲＯＭ装
置（アレイ）が開示されている。
しかしながら、上記の先行技術では、ビ・ノドラインを
細長い拡散層で形成していることから、ＭＯ８構造の素
子をアレイとして配列する際には、隣接するビットライ
ン間に半導体接合面が形成されることになり、しかして
、ビットライン間隔を、ある程度縮小していくと、パン
チスルー現象による耐圧劣化を招いたり、あるいは、ビ
ットライン間に多大のリーク電流が流れて、電気的特性
を損うという危惧があった。
細長い拡散層で形成していることから、ＭＯ８構造の素
子をアレイとして配列する際には、隣接するビットライ
ン間に半導体接合面が形成されることになり、しかして
、ビットライン間隔を、ある程度縮小していくと、パン
チスルー現象による耐圧劣化を招いたり、あるいは、ビ
ットライン間に多大のリーク電流が流れて、電気的特性
を損うという危惧があった。
加えて、上記の先行技術では、Ｖ形溝の傾斜表面上に形
成されるＭ（ＪＳ構造のドレインが、そのままビットラ
インの一部分でもあったので、■形溝の傾斜表面全域に
ドレイン領域を画成するためには、ビットラインの幅を
Ｖ形溝のそれよりも略々大に選定して、該ビットライン
を（り貫くようにＶ形溝を堀削する必要があり、しかし
て、ビットラインの幅がＶ形溝のそれに拘束されること
から、ビットラインの幅を短縮することが困難であり、
結果的に、集積度の向上も制約を受けるという欠点があ
った。
成されるＭ（ＪＳ構造のドレインが、そのままビットラ
インの一部分でもあったので、■形溝の傾斜表面全域に
ドレイン領域を画成するためには、ビットラインの幅を
Ｖ形溝のそれよりも略々大に選定して、該ビットライン
を（り貫くようにＶ形溝を堀削する必要があり、しかし
て、ビットラインの幅がＶ形溝のそれに拘束されること
から、ビットラインの幅を短縮することが困難であり、
結果的に、集積度の向上も制約を受けるという欠点があ
った。
したがって、かかる先行技術によれば、傾斜表面に沿う
ＭＵ８構造として、相当の高集積密度化が実現可能であ
るものの、ビットライン間隔の縮小に関しては、それが
加工精度上の制約を受けるよりもはるか以前に、パンチ
スルー現象やリーク電流に起因する電気的特性の劣化あ
るいは、Ｖ形溝の形状によって制約されてしまうので、
高集積密度化が徹底され得ないという欠点があった。
ＭＵ８構造として、相当の高集積密度化が実現可能であ
るものの、ビットライン間隔の縮小に関しては、それが
加工精度上の制約を受けるよりもはるか以前に、パンチ
スルー現象やリーク電流に起因する電気的特性の劣化あ
るいは、Ｖ形溝の形状によって制約されてしまうので、
高集積密度化が徹底され得ないという欠点があった。
その上、上記先行技術における拡散層で形成されたビッ
トラインは、金属波膜を用いた従来技術のビットライン
に比べればその抵抗値が相当大きいので、半導体素子（
ＭＯＳ）の周波数特性を悪化させ、ひいては、ｋＬＯＭ
のアクセスタイムを長大化するという欠点もあった。
トラインは、金属波膜を用いた従来技術のビットライン
に比べればその抵抗値が相当大きいので、半導体素子（
ＭＯＳ）の周波数特性を悪化させ、ひいては、ｋＬＯＭ
のアクセスタイムを長大化するという欠点もあった。
この発明の目的は、上記先行技術に基づく、集積密度の
制約やアクセスタイムの長大化の問題点に鑑み、各ドレ
イン領域を共通接続するためのビットラインをポリシリ
コン層で形成するとともに、ドレイン領域とビットライ
ンとを埋設コンタクト層を介して接続することにより、
上記欠点を除去して、ビットライン間のパンチスルー現
象やリーク電流による制約を受けることな（、しかも、
Ｖ形溝の形状に係わりな（、加工精度の限度まで、ビッ
トライン間隔を縮小可能とし、もって、集積密度の大幅
な向上を図り、加つるに、ビットラインの導電性を金属
被膜のそれに近い程度に増大させ、もって、アクセスタ
イムの短縮をも図ることのできる優れたＶ形マスクＲＯ
Ｍ装置を提供せんとするものである。
制約やアクセスタイムの長大化の問題点に鑑み、各ドレ
イン領域を共通接続するためのビットラインをポリシリ
コン層で形成するとともに、ドレイン領域とビットライ
ンとを埋設コンタクト層を介して接続することにより、
上記欠点を除去して、ビットライン間のパンチスルー現
象やリーク電流による制約を受けることな（、しかも、
Ｖ形溝の形状に係わりな（、加工精度の限度まで、ビッ
トライン間隔を縮小可能とし、もって、集積密度の大幅
な向上を図り、加つるに、ビットラインの導電性を金属
被膜のそれに近い程度に増大させ、もって、アクセスタ
イムの短縮をも図ることのできる優れたＶ形マスクＲＯ
Ｍ装置を提供せんとするものである。
上記目的に沿うこの発明の構成は、第２図に示すように
、Ｐ形基板１中に深（埋設された埋込Ｎ形層２を形成し
、該基板１の表層には、該埋込Ｎ形層に対向するように
、表層Ｎ形層４を選択的に画成し、一群の表層Ｎ形層４
同志をこれに達成された埋設コンタクト層５を通じて、
共通接続可能な導電性帯状層６をポリシリコン。
、Ｐ形基板１中に深（埋設された埋込Ｎ形層２を形成し
、該基板１の表層には、該埋込Ｎ形層に対向するように
、表層Ｎ形層４を選択的に画成し、一群の表層Ｎ形層４
同志をこれに達成された埋設コンタクト層５を通じて、
共通接続可能な導電性帯状層６をポリシリコン。
で形成し、表層Ｎ形層４を斜断して、埋込Ｎ形層２に切
り込むような傾斜表面７を有するＶ形溝８をＰ形基板１
中に堀削し、各Ｖ形溝８の傾斜表面７から各導電性帯状
層６にわたって、これらを覆うように絶縁層９を形成し
、各導電性帯状層６に対して絶縁層９を介して略々直交
し、さらに、該絶縁層を介して各Ｖ形溝８の傾斜表面７
を覆うように、ポリシリコン帯状層１０を形成し、もっ
て、Ｐ形基板１に堀削された■形溝８の相対する二つの
傾斜表面の各々には、「０」を記憶するためのＭＯ８構
造、すなわち、共通ソース領域としての埋込Ｎ形層２、
ドレイン領域としての表層Ｎ形層４及び、ゲート領域を
含むワードラインとしてのポリシリコン帯状層１０を実
現すべく、表層Ｎ形層４と、これをビットラインとして
の導電性帯状層６に対して接続する埋設コンタクト層５
とを、「０」の記憶部位に限って、選択的に形成し、読
み出しに際しては、第３図に示すように、共通ソース領
域としての埋込Ｎ形層２を接地等して、ワードラインと
してのポリシリコン帯状層ｌＯの一部分であるゲート領
域に対してスレショルド電圧を印加すれば、第３図中、
記憶部位Ｘ１２に示すように、ゲート電圧が印加された
ゲート領域に対応するドレイン領域、すなわち、表層Ｎ
形層４が形成されている（「０」が記憶されている）と
きは、該Ｎ形１１４に接続されたビットラインＢ２．す
なわち、導電性帯状層６はソース電位（接地又はＶｓｓ
）となって「０」を出力し、一方、第３図中、記憶部
位Ｘｌｌに示すように、ゲート電圧が印加されたゲート
領域に対応するドレイン領域、すなわち、表層Ｎ形層が
形成されていない（「１」か記憶されている）ときは、
該Ｎ１１層に接続されるべきビットラインＢ１、すなわ
ち、導電性帯状層６ａは、電源電圧に保たれて、「１」
を出力することを要旨とするものである。
り込むような傾斜表面７を有するＶ形溝８をＰ形基板１
中に堀削し、各Ｖ形溝８の傾斜表面７から各導電性帯状
層６にわたって、これらを覆うように絶縁層９を形成し
、各導電性帯状層６に対して絶縁層９を介して略々直交
し、さらに、該絶縁層を介して各Ｖ形溝８の傾斜表面７
を覆うように、ポリシリコン帯状層１０を形成し、もっ
て、Ｐ形基板１に堀削された■形溝８の相対する二つの
傾斜表面の各々には、「０」を記憶するためのＭＯ８構
造、すなわち、共通ソース領域としての埋込Ｎ形層２、
ドレイン領域としての表層Ｎ形層４及び、ゲート領域を
含むワードラインとしてのポリシリコン帯状層１０を実
現すべく、表層Ｎ形層４と、これをビットラインとして
の導電性帯状層６に対して接続する埋設コンタクト層５
とを、「０」の記憶部位に限って、選択的に形成し、読
み出しに際しては、第３図に示すように、共通ソース領
域としての埋込Ｎ形層２を接地等して、ワードラインと
してのポリシリコン帯状層ｌＯの一部分であるゲート領
域に対してスレショルド電圧を印加すれば、第３図中、
記憶部位Ｘ１２に示すように、ゲート電圧が印加された
ゲート領域に対応するドレイン領域、すなわち、表層Ｎ
形層４が形成されている（「０」が記憶されている）と
きは、該Ｎ形１１４に接続されたビットラインＢ２．す
なわち、導電性帯状層６はソース電位（接地又はＶｓｓ
）となって「０」を出力し、一方、第３図中、記憶部
位Ｘｌｌに示すように、ゲート電圧が印加されたゲート
領域に対応するドレイン領域、すなわち、表層Ｎ形層が
形成されていない（「１」か記憶されている）ときは、
該Ｎ１１層に接続されるべきビットラインＢ１、すなわ
ち、導電性帯状層６ａは、電源電圧に保たれて、「１」
を出力することを要旨とするものである。
続いて、第１図〜第３図に基づいてこの発明の一実施例
の福成を説明すれば以下の通りである。
の福成を説明すれば以下の通りである。
第１因と９そのａ−ａ切断面を示す第２図において、シ
リコンのＰ形基板１の深い位置に埋込Ｎ形層２が埋設さ
れて、対応する回路図を示す第３図における共通ソース
Ｓが形成されている。
リコンのＰ形基板１の深い位置に埋込Ｎ形層２が埋設さ
れて、対応する回路図を示す第３図における共通ソース
Ｓが形成されている。
そして、「０」を記憶している記憶部位に関しては、該
基板１の表層に、該基板１のＰ形層３を介して、該埋込
Ｎ形Ｎ２に対向するように、表層Ｎ形層４が画成されて
、第３図における記憶部位Ｘ１２にドレインＤＩ２が形
成されている。
基板１の表層に、該基板１のＰ形層３を介して、該埋込
Ｎ形Ｎ２に対向するように、表層Ｎ形層４が画成されて
、第３図における記憶部位Ｘ１２にドレインＤＩ２が形
成されている。
表層Ｎ形層４には、Ｎ形の埋設コンタクト層５が連成さ
れ、該コンタクト層５は、ポリシリコン層である導電性
帯状層６１こ接続され、該帯状層６は、他の一群の表ｊ
ΔＮ形層４に対しても、共通接続可能であって、第３図
におけるビットラインＢ２を形成している。
れ、該コンタクト層５は、ポリシリコン層である導電性
帯状層６１こ接続され、該帯状層６は、他の一群の表ｊ
ΔＮ形層４に対しても、共通接続可能であって、第３図
におけるビットラインＢ２を形成している。
Ｐ形基板１には、上記表層Ｎ形層４を斜断して、深い位
置に埋設された埋込Ｎ形Ｊｔｆ ２に切り込むような二
つの傾斜表面７．７ａを有する■形溝８が堀削され、該
傾斜表面７を覆い、さらに、表層Ｎ形層４の表面から導
電性帯状層６の外表面にわたって、これらを覆うように
二酸化シリコンの絶縁層９が形成されている。
置に埋設された埋込Ｎ形Ｊｔｆ ２に切り込むような二
つの傾斜表面７．７ａを有する■形溝８が堀削され、該
傾斜表面７を覆い、さらに、表層Ｎ形層４の表面から導
電性帯状層６の外表面にわたって、これらを覆うように
二酸化シリコンの絶縁層９が形成されている。
さらに、絶縁層９上に重畳して、・導電性帯状１ω６に
対して略々直交し、Ｖ形溝８の二つの傾＾７．７ａ上の
絶縁層９．９ａを覆うようにボリンＩＪ コン帯状層１
０が堆積（デポジット）されていて、第３図におけるワ
ードラインＷ１を形成している。
対して略々直交し、Ｖ形溝８の二つの傾＾７．７ａ上の
絶縁層９．９ａを覆うようにボリンＩＪ コン帯状層１
０が堆積（デポジット）されていて、第３図におけるワ
ードラインＷ１を形成している。
か（して、ワードラインとしてのポリシリコン帯状層１
０の一部分が第３図中のゲー） Ｇ１２を形成し、表層
Ｎ形層４が同図中のドレインＤ１２を形成し、埋込Ｎ形
層２が同図中の共通ソースＳを形成し、結局、Ｖ形溝８
の一側の傾斜表面７に沿ってＭＯ８構造が実現される。
０の一部分が第３図中のゲー） Ｇ１２を形成し、表層
Ｎ形層４が同図中のドレインＤ１２を形成し、埋込Ｎ形
層２が同図中の共通ソースＳを形成し、結局、Ｖ形溝８
の一側の傾斜表面７に沿ってＭＯ８構造が実現される。
一方、ｒｌＪを記憶している記憶部位に関しては、Ｐ形
基板１の表層には、表層Ｎ形層４や埋設コンタクト層５
が形成されていないので、Ｖ形溝８の他側の傾斜表面７
ａに沿うＭ（ＪＳ構造は実現されることはな（、しかし
て、第３図における記憶部位Ｘｌｌでは、ビットライン
Ｂ１に接続されるべきドレインが欠如した状態となる。
基板１の表層には、表層Ｎ形層４や埋設コンタクト層５
が形成されていないので、Ｖ形溝８の他側の傾斜表面７
ａに沿うＭ（ＪＳ構造は実現されることはな（、しかし
て、第３図における記憶部位Ｘｌｌでは、ビットライン
Ｂ１に接続されるべきドレインが欠如した状態となる。
。
そして、ビットラインＢｌとしての導電性帯状層６ａは
、Ｖ形溝８の他側の傾斜表面７ａから延びる二酸化シリ
コンの絶縁層９ａによってＰ形基板１の表層と、ポリシ
リコン帯状層１０の双方から隔離されていて、該ポリシ
リコン帯状層１０の一部分が第３図におけるゲートＧ１
１となる。
、Ｖ形溝８の他側の傾斜表面７ａから延びる二酸化シリ
コンの絶縁層９ａによってＰ形基板１の表層と、ポリシ
リコン帯状層１０の双方から隔離されていて、該ポリシ
リコン帯状層１０の一部分が第３図におけるゲートＧ１
１となる。
かかる構成中４〜１０で表わされる要素のそれぞれに対
応する各要素が４〜１０′で表われるような、同様の構
成が第１図及び第２図中右側に示されており、第３図に
おける、ドレインＤ１４、ゲー）Ｇ１４、ゲートＧ１３
、共通ソースＳ及び記憶部位Ｘ１３ （ドレイン欠如）
、Ｘ１４（ドレイン保有）が形成される。
応する各要素が４〜１０′で表われるような、同様の構
成が第１図及び第２図中右側に示されており、第３図に
おける、ドレインＤ１４、ゲー）Ｇ１４、ゲートＧ１３
、共通ソースＳ及び記憶部位Ｘ１３ （ドレイン欠如）
、Ｘ１４（ドレイン保有）が形成される。
そして、第１図下方、すなわち、第２図上紙面に対して
垂直上方には、例えば、第３図におけるドレインＪ）２
１ 、 Ｂ２２ 、Ｂ２３ 、Ｂ２４ 、ゲートＧｌ
、ＣＬ！２ 、（ｊｚｓ 、 Ｇ２４ 、共通ソースＳ
及び記憶部位Ｘ２１． Ｘ２２ 、Ｘ２３ 、Ｘ２４が
形成され、かくして、１％ Ｕ Ｍアレイが実現される
。
垂直上方には、例えば、第３図におけるドレインＪ）２
１ 、 Ｂ２２ 、Ｂ２３ 、Ｂ２４ 、ゲートＧｌ
、ＣＬ！２ 、（ｊｚｓ 、 Ｇ２４ 、共通ソースＳ
及び記憶部位Ｘ２１． Ｘ２２ 、Ｘ２３ 、Ｘ２４が
形成され、かくして、１％ Ｕ Ｍアレイが実現される
。
そして、かかるアレイを構成する際に、第１図から明ら
かなように、ドレイン領域を形成する表層Ｎ形層４が埋
込コンタク） Ｍ ５を介して、ビットラインを形成す
るポリシリコン層である導電性帯状層６、―〒鈴や良に
接続されているので、該導電性帯状層の布設箇所は、Ｖ
形溝８、会の配置や形状からは自由であり、しかして、
該導電性帯状層は、好適には、該Ｖ形溝を避けて、ジグ
ザグ状に布設され、第１図ｔに示されるように、該Ｖ形
溝か堀削されていない箇所では、互いに、加工精度の限
界（約１μｍ）まで接近する。
かなように、ドレイン領域を形成する表層Ｎ形層４が埋
込コンタク） Ｍ ５を介して、ビットラインを形成す
るポリシリコン層である導電性帯状層６、―〒鈴や良に
接続されているので、該導電性帯状層の布設箇所は、Ｖ
形溝８、会の配置や形状からは自由であり、しかして、
該導電性帯状層は、好適には、該Ｖ形溝を避けて、ジグ
ザグ状に布設され、第１図ｔに示されるように、該Ｖ形
溝か堀削されていない箇所では、互いに、加工精度の限
界（約１μｍ）まで接近する。
次いで、上記構成の動作を第３図に基づいて説明すれば
以下の通りである。
以下の通りである。
共通ソースＳを接地又は適宜のソース電圧Ｖｓｓに保ち
、各ビットラインからは、アレイ外部にて負荷抵抗比り
を延ばしてその一端を電源電圧Ｅに保っておいて、ワー
ドラインＷ、 、 Ｗｚ、・・・・・・に順次１こ、か
つ、択一的にスレショルド電圧以上のゲート電圧を印加
すれば、各ビットラインＢｓ、 Ｂ２ 、Ｂ３． Ｂ４
、・・・・・・のうち、ゲート電圧が印加されているゲ
ートに対応するドレインが接続されている（その記憶部
位に「Ｏ」か記憶されている）ビットラインは、接地又
はソース電圧Ｖｓｓに保たれ、一方、ゲート電圧が印加
されているゲートに対応するドレインが欠如している（
その記憶部位に「１」が記憶されている）ビットライン
は負荷抵抗Ｈ，Ｌを通じて電源電圧Ｅに保たれる。
、各ビットラインからは、アレイ外部にて負荷抵抗比り
を延ばしてその一端を電源電圧Ｅに保っておいて、ワー
ドラインＷ、 、 Ｗｚ、・・・・・・に順次１こ、か
つ、択一的にスレショルド電圧以上のゲート電圧を印加
すれば、各ビットラインＢｓ、 Ｂ２ 、Ｂ３． Ｂ４
、・・・・・・のうち、ゲート電圧が印加されているゲ
ートに対応するドレインが接続されている（その記憶部
位に「Ｏ」か記憶されている）ビットラインは、接地又
はソース電圧Ｖｓｓに保たれ、一方、ゲート電圧が印加
されているゲートに対応するドレインが欠如している（
その記憶部位に「１」が記憶されている）ビットライン
は負荷抵抗Ｈ，Ｌを通じて電源電圧Ｅに保たれる。
例えば、ワードラインＷｌにゲート電圧を印加すると、
ドレインＤＩ２％ＤＩ４と共通ソースＳ間か導通状態と
なるので、ビットラインＢ２、Ｂ４には、「０」か出力
される。
ドレインＤＩ２％ＤＩ４と共通ソースＳ間か導通状態と
なるので、ビットラインＢ２、Ｂ４には、「０」か出力
される。
一方、記憶部位Ｘ１１、Ｘ１３には、ドレインの形成が
な（決して等通状態とならないので、このとき、ビット
ラインＢ１、Ｂ３には、「１」が出力される。
な（決して等通状態とならないので、このとき、ビット
ラインＢ１、Ｂ３には、「１」が出力される。
しかる後、ワードラインＷ１を接地に戻してから、ワー
ドラインＷ２にゲート電圧を印加すると、今度は、記は
部位Ｘ２１ 、Ｘ２２、Ｘ２３、Ｘ２４にドレインの形
成があり、ドレインＤ２１ 、 Ｂ２２ 、Ｂ２３、ｊ
〕２４と共通ソースＳ間がすべて導通状態となるので、
ビットラインＢ１％Ｂ２、Ｂ３、Ｂ４のすべてに「０」
が出力される。
ドラインＷ２にゲート電圧を印加すると、今度は、記は
部位Ｘ２１ 、Ｘ２２、Ｘ２３、Ｘ２４にドレインの形
成があり、ドレインＤ２１ 、 Ｂ２２ 、Ｂ２３、ｊ
〕２４と共通ソースＳ間がすべて導通状態となるので、
ビットラインＢ１％Ｂ２、Ｂ３、Ｂ４のすべてに「０」
が出力される。
そして、記憶内容としてのｒｌＪ ｒＯＪは前記構成の
製造過程において、表層Ｎ形層４．４と埋設コンタクト
層５．５の形成を行うか否かによって特定されるもので
ある。
製造過程において、表層Ｎ形層４．４と埋設コンタクト
層５．５の形成を行うか否かによって特定されるもので
ある。
以上のように、この発明によれば、記憶部位に、その記
憶内容に応じ゛て、選択的に形成されるドレイン、すな
わち、深い位置に埋込Ｎ形層が埋設されたＰ形基板中に
堀削された、該埋込Ｎ形層に達する深いＶ形溝の傾斜表
面に沿って形成されるＭＯ８構造の一部であって、該Ｐ
形基板の表層に形成される表層Ｎ形層を、これに連成さ
れたＮ形の埋設コンタクト層を通じて、一群の表層Ｎ形
層同志について共通接続するためのビットラインとして
の導電性帯状層をポリシリコン層とする構成としたこと
により、ビットラインとしての該導電性帯状層相互間に
、従来存在していた半導体接合面をな（することができ
るので、該半導体接合面の存在に起因するパンチスルー
現象やリーク電流による制約を受けることなく、ビット
ラインの間隔を加工精度の限度（１ｕ＋ｎ）まで、縮小
し、これにより、集積密度を格段に高くできるという優
れた効果が奏される。
憶内容に応じ゛て、選択的に形成されるドレイン、すな
わち、深い位置に埋込Ｎ形層が埋設されたＰ形基板中に
堀削された、該埋込Ｎ形層に達する深いＶ形溝の傾斜表
面に沿って形成されるＭＯ８構造の一部であって、該Ｐ
形基板の表層に形成される表層Ｎ形層を、これに連成さ
れたＮ形の埋設コンタクト層を通じて、一群の表層Ｎ形
層同志について共通接続するためのビットラインとして
の導電性帯状層をポリシリコン層とする構成としたこと
により、ビットラインとしての該導電性帯状層相互間に
、従来存在していた半導体接合面をな（することができ
るので、該半導体接合面の存在に起因するパンチスルー
現象やリーク電流による制約を受けることなく、ビット
ラインの間隔を加工精度の限度（１ｕ＋ｎ）まで、縮小
し、これにより、集積密度を格段に高くできるという優
れた効果が奏される。
さらに、Ｖ形溝の傾斜表面上にてドレイン領域を形成す
る表層Ｎ形層と、ビットラインとしての導電性帯状層と
の間に埋設コンタクト層を介在させて、該導電性帯状層
を該表層Ｎ形層とは別体に構成したことにより、ビット
ラインを、Ｖ形溝の配置や形状に係わりなく、該溝を避
けるように布設可能とし、もって、ビットライン相互の
間隔を短縮し、これにより、集積密度をより一層高（で
きるという優れた効果もある。
る表層Ｎ形層と、ビットラインとしての導電性帯状層と
の間に埋設コンタクト層を介在させて、該導電性帯状層
を該表層Ｎ形層とは別体に構成したことにより、ビット
ラインを、Ｖ形溝の配置や形状に係わりなく、該溝を避
けるように布設可能とし、もって、ビットライン相互の
間隔を短縮し、これにより、集積密度をより一層高（で
きるという優れた効果もある。
加つるに、ポリシリコンから成る導電性帯状層は、その
伝導度を、従前の拡散層（半導体）に比べて相当良好に
保つことができるので、ＭＵＳ構造のドレイン回路の抵
抗値を低い値に保って、Ｍ（ＪＳの周波数特性を向上さ
せ、もって、読み出しに際しての、アクセスタイムを改
善できるという効果もある。
伝導度を、従前の拡散層（半導体）に比べて相当良好に
保つことができるので、ＭＵＳ構造のドレイン回路の抵
抗値を低い値に保って、Ｍ（ＪＳの周波数特性を向上さ
せ、もって、読み出しに際しての、アクセスタイムを改
善できるという効果もある。
その上、ポリシリコンから成る導電性帯状層は、従前の
拡散層とは相違して、絶縁層（例えば、二酸化シリコン
層）により、電気的に完全に分離されているので、チャ
ンネルストッパ等の余分の構造を附加して、電気的特性
の安定性を確保する必要がな（、構造が簡潔で製造し易
いという利点もある。
拡散層とは相違して、絶縁層（例えば、二酸化シリコン
層）により、電気的に完全に分離されているので、チャ
ンネルストッパ等の余分の構造を附加して、電気的特性
の安定性を確保する必要がな（、構造が簡潔で製造し易
いという利点もある。
図はこの発明の一実施例に関するものであり、第１図は
その構成を示す平面図、第２図は第１図のａ −ａ断面
図、第３図は第２図の構成に対応する回路を示す回路図
である。 １・・・・・・Ｐ形基板・・・・・・第一導電形の基板
２・・・・・・埋込Ｎ形層・・・・・・第二導電形の埋
込層３・・・・・・Ｐ形層・・・・・・第一導電形の導
電層４・・・・・・表層Ｎ形層・・・・・・第二導電形
の表層５・・・・・・埋設コンタクト層 ６．６ａ・・・・・・導電性帯状層 ７．７ａ・・・・・・傾斜表面 ８・・・・・・Ｖ形溝
９．９ａ・・・・・・絶縁層 １０・・・・・・ポリシリコン帯状層
その構成を示す平面図、第２図は第１図のａ −ａ断面
図、第３図は第２図の構成に対応する回路を示す回路図
である。 １・・・・・・Ｐ形基板・・・・・・第一導電形の基板
２・・・・・・埋込Ｎ形層・・・・・・第二導電形の埋
込層３・・・・・・Ｐ形層・・・・・・第一導電形の導
電層４・・・・・・表層Ｎ形層・・・・・・第二導電形
の表層５・・・・・・埋設コンタクト層 ６．６ａ・・・・・・導電性帯状層 ７．７ａ・・・・・・傾斜表面 ８・・・・・・Ｖ形溝
９．９ａ・・・・・・絶縁層 １０・・・・・・ポリシリコン帯状層
Claims (1)
- 【特許請求の範囲】 第一導電形の基板１中に埋設されて、共通ソースを形成
する第二導電形の埋込層２と、第一導電形の基板１中の
第゛−導電形の導電層３を介して、第二導電形の埋込層
２に対向するように、該基板１の表層に画成され、各ド
レイン領域を形成する第二導電形の表層４と、 各表層４に連成された埋設コンタクト層５と、各埋設コ
ンタクト層５を通じて各表層４を共通接続可能に延在し
て、ビットラインを形成する導電性帯状層６と、 表層４を斜断して埋込層２中に切り込む傾斜表面７を有
するように基板１中に掘削されたＶ形溝８と、 各Ｖ形溝８の傾斜表面７から各導電性帯状層６にわたっ
て延在する絶縁層９と、 各導電性帯状層６に対して絶縁層９を介して略略直交し
、さらに、該絶縁層９を介して各Ｖ形溝８の傾斜表面７
を覆うように延在してワードラインを形成するポリシリ
コン帯状層１０と、から成り、前記導電性帯状層６がポ
リシリコン層であることを特徴とするＶ形マスク）Ｌ
ＯＭ装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59023930A JPS60169164A (ja) | 1984-02-10 | 1984-02-10 | Ｖ形マスクｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59023930A JPS60169164A (ja) | 1984-02-10 | 1984-02-10 | Ｖ形マスクｒｏｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169164A true JPS60169164A (ja) | 1985-09-02 |
Family
ID=12124238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59023930A Pending JPS60169164A (ja) | 1984-02-10 | 1984-02-10 | Ｖ形マスクｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12276063B2 (en) | 2019-01-24 | 2025-04-15 | Jensen Denmark A/S | Folding device for folding ironed linen sheets, and a method of operating the device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147472A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Read only semiconductor memory |
| JPS5911671A (ja) * | 1982-07-12 | 1984-01-21 | Toshiba Corp | 半導体記憶装置とその製造方法 |
-
1984
- 1984-02-10 JP JP59023930A patent/JPS60169164A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147472A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Read only semiconductor memory |
| JPS5911671A (ja) * | 1982-07-12 | 1984-01-21 | Toshiba Corp | 半導体記憶装置とその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12276063B2 (en) | 2019-01-24 | 2025-04-15 | Jensen Denmark A/S | Folding device for folding ironed linen sheets, and a method of operating the device |
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