JPS60175142A - デイジタル演算回路 - Google Patents
デイジタル演算回路Info
- Publication number
- JPS60175142A JPS60175142A JP2975484A JP2975484A JPS60175142A JP S60175142 A JPS60175142 A JP S60175142A JP 2975484 A JP2975484 A JP 2975484A JP 2975484 A JP2975484 A JP 2975484A JP S60175142 A JPS60175142 A JP S60175142A
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- JP
- Japan
- Prior art keywords
- bit
- register
- multiplier
- output
- bits
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5332—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by skipping over strings of zeroes or ones, e.g. using the Booth Algorithm
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）１発明の技術分野
本発明は固定小数点ディジタル演算回路に係り、特に演
算結果のビット長を制限する様な場合に所要マシンサイ
クル数を増加させることなくビット長の制限を実現出来
るディジクル演算回路に関するものである。
算結果のビット長を制限する様な場合に所要マシンサイ
クル数を増加させることなくビット長の制限を実現出来
るディジクル演算回路に関するものである。
（ｂ）、従来技術と問題点
従来の演算語長を制限する回路には演算前に乗数、被乗
数の有効ビット位置を揃えて演算を行い語長を制限して
再び所定の位置に答をずらす方式と完全な浮動小数点演
算を行う方式とがある。
数の有効ビット位置を揃えて演算を行い語長を制限して
再び所定の位置に答をずらす方式と完全な浮動小数点演
算を行う方式とがある。
然し前者には処理が複雑で処理サイクルが多いと云う欠
点があり、後者にはデータを浮動小数点化する必要があ
り固定小数点処理の一部に此の様な演算を導入すると処
理が煩雑になる。
点があり、後者にはデータを浮動小数点化する必要があ
り固定小数点処理の一部に此の様な演算を導入すると処
理が煩雑になる。
第１図はビット長に制限のある演算方式の一例を示す。
本例では乗数、被乗数共に８ビツト中に３ビツトの有効
ビットがあり、解として１６ビツトの中から上位有効３
ビツトの値を得る場合を示している。
ビットがあり、解として１６ビツトの中から上位有効３
ビツトの値を得る場合を示している。
此の様な場合、浮動小数点演算を行なえば此の様な演算
は３×３ビツトから３ビツトを得る乗算器を設けること
により比較的容易に此の様な処理を実現出来るが、固定
小数点演算を基本としたマイクロプロセッサやディジタ
ル信号処理回路で一部分浮動小数点化することは回路・
処理を共に複雑化する。
は３×３ビツトから３ビツトを得る乗算器を設けること
により比較的容易に此の様な処理を実現出来るが、固定
小数点演算を基本としたマイクロプロセッサやディジタ
ル信号処理回路で一部分浮動小数点化することは回路・
処理を共に複雑化する。
従って固定小数点方式で演算結果のビット長を何等かの
方法で制限することが考えられる。
方法で制限することが考えられる。
第２図は演算結果のビット長を制限する従来方式の一実
施例の演算手順を示す図である。
施例の演算手順を示す図である。
第２図に示す様に演算を行う前に、乗数及び被乗数を夫
々シフトしてから乗算し、解を再びシフトする方法があ
る。然し此の場合データをシフトすると云う処理が必要
となり、一般に其の為の処理サイクルを設けなければな
ら４いと云う欠点がある。
々シフトしてから乗算し、解を再びシフトする方法があ
る。然し此の場合データをシフトすると云う処理が必要
となり、一般に其の為の処理サイクルを設けなければな
ら４いと云う欠点がある。
（Ｃ）２発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
固定小数点乗算回路に有効ビ・ノド位置、ビット長指定
レジスタ、及びビット長制限レジスタを付加することに
より処理サイクル数を増やすことなくビット長制限付き
乗算を行うことが出来るディジタル演算回路を提供する
ことである。
固定小数点乗算回路に有効ビ・ノド位置、ビット長指定
レジスタ、及びビット長制限レジスタを付加することに
より処理サイクル数を増やすことなくビット長制限付き
乗算を行うことが出来るディジタル演算回路を提供する
ことである。
（ｄ）０発明の構成
上記の目的は本発明によれば、乗数を格納するレジスタ
、被乗数を格納するレジスタ、及び前記両レジスタ内容
の乗算結果を格納するレジスタ夫々の最上位有効ビット
位置を検出し、外部からの桁指定に基づき計算された積
のビット長を制限して出力することを特徴とする固定小
数点演算に於けるディジタル演算回路を提供することに
より達成される。
、被乗数を格納するレジスタ、及び前記両レジスタ内容
の乗算結果を格納するレジスタ夫々の最上位有効ビット
位置を検出し、外部からの桁指定に基づき計算された積
のビット長を制限して出力することを特徴とする固定小
数点演算に於けるディジタル演算回路を提供することに
より達成される。
（ｅ）０発明の実施例
本発明は固定小数点乗算回路に於いて乗数、被乗数の有
効ビット位置を検出すれば答のビット制限すべきビット
位置を指定出来ることを利用し乗算結果を得ると同時に
解を得られる様にするものである。
効ビット位置を検出すれば答のビット制限すべきビット
位置を指定出来ることを利用し乗算結果を得ると同時に
解を得られる様にするものである。
第３図は本発明に依る演算結果のビット長を制限する演
算方式の一実施例のブロック図である。
算方式の一実施例のブロック図である。
図中、ＲＥＧｌは乗数を格納するレジスタ、ＲＥＧ２は
被乗数を格納するレジスタ、ＲＥＧ３は演算結果を格納
するレジスタ、ＡＲＩは乗算器、ＪＵＤは判定回路であ
る。
被乗数を格納するレジスタ、ＲＥＧ３は演算結果を格納
するレジスタ、ＡＲＩは乗算器、ＪＵＤは判定回路であ
る。
以下図に従って本発明の詳細な説明する。尚第１図に示
す例に就いて説明する。
す例に就いて説明する。
第１図に於いては乗数、被乗数共に８ビツト中に３ピン
トの有効ビットがあり、解として１６ビントの中から上
位有効３ビツトの値を得る場合を示している。
トの有効ビットがあり、解として１６ビントの中から上
位有効３ビツトの値を得る場合を示している。
本演算では先づ乗数を格納するレジスタＲＥＧ１１及び
、被乗数を格納するレジスタＲＥＧ２に対し判定回路Ｊ
ＵＤは乗数、被乗数夫々の最大有効ビット位置を調べる
。此の結果乗数を格納するレジスタＲＥＧＩの最大有効
ビット位置はＬＳＢから５ビツト目であり、被乗数を格
納するレジスタＲＥＧ２の最大有効ビット位置はＬＳＢ
から４ビツト目であることを検出する。
、被乗数を格納するレジスタＲＥＧ２に対し判定回路Ｊ
ＵＤは乗数、被乗数夫々の最大有効ビット位置を調べる
。此の結果乗数を格納するレジスタＲＥＧＩの最大有効
ビット位置はＬＳＢから５ビツト目であり、被乗数を格
納するレジスタＲＥＧ２の最大有効ビット位置はＬＳＢ
から４ビツト目であることを検出する。
此の結果、判定回路ＪＵＤは乗算器ＡＲＩの最大有効ビ
ット位置がＬＳＢから８ビツト目であることが判る。
ット位置がＬＳＢから８ビツト目であることが判る。
従って解の有効ビット長が３ビツトと１旨定されれば、
ＬＳＢから８ビツト目、７ビツト目、及び６ビツト目の
みを生かせば良いことが判るので乗算結果の必要なビッ
トだけを演算結果を格納するレジスタＲＥＧ’３に移す
ことにより所定ピント数の解を得ることが出来る。
ＬＳＢから８ビツト目、７ビツト目、及び６ビツト目の
みを生かせば良いことが判るので乗算結果の必要なビッ
トだけを演算結果を格納するレジスタＲＥＧ’３に移す
ことにより所定ピント数の解を得ることが出来る。
第４図は本発明に依る判定回路ＪＵＤの主なる構成要素
である最上位有効ビット位置判定回路の一実施例を示す
回路図である。
である最上位有効ビット位置判定回路の一実施例を示す
回路図である。
図中、０１〜Ｇ２２は夫々ゲート、ＩＮＶＩ、ＩＮ Ｖ
−２は夫々インバータであり、其の他の記号、数字は第
２図と同じである。尚各ゲートの内、Ｇ５、Ｇ２０はイ
ンヒビット付きアンドゲート、０８〜Ｇ１６はアンドゲ
ート、Ｇ７、Ｇ１７はノアゲート、其の他は全てオアゲ
ートである。
−２は夫々インバータであり、其の他の記号、数字は第
２図と同じである。尚各ゲートの内、Ｇ５、Ｇ２０はイ
ンヒビット付きアンドゲート、０８〜Ｇ１６はアンドゲ
ート、Ｇ７、Ｇ１７はノアゲート、其の他は全てオアゲ
ートである。
第４図はレジスタＲＥＧＩ／ＲＥＧ２の各桁の出力にゲ
ート回路を設けて最上位有効ビットを検出する回路であ
る。
ート回路を設けて最上位有効ビットを検出する回路であ
る。
例えばレジスタＲＥＧＩ／ＲＥＧ２の４〜１５が全て０
である場合は、Ｑ３出力及びＱ２出力は共に０であり、
レジスタＲＥＧＩ／ＲＥＧ２の３桁目、２桁目、１桁目
の信号は夫々Ｇ１９、Ｇ１８、Ｇ１７に出力される。
である場合は、Ｑ３出力及びＱ２出力は共に０であり、
レジスタＲＥＧＩ／ＲＥＧ２の３桁目、２桁目、１桁目
の信号は夫々Ｇ１９、Ｇ１８、Ｇ１７に出力される。
従ってＱ１出力がｌ、ＱＯ小出力１の時は３桁目が最上
位有効ビットであり、Ｑ１出力が１、ＱＯ小出力００時
は２桁目が最上位有効ビットであり、Ｑｌ出力が０、Ｑ
Ｏ小出力１の時は１桁目が最上位有効ビットである。
位有効ビットであり、Ｑ１出力が１、ＱＯ小出力００時
は２桁目が最上位有効ビットであり、Ｑｌ出力が０、Ｑ
Ｏ小出力１の時は１桁目が最上位有効ビットである。
次にレジスタＲＥＧＩ／ＲＥＧ２の８〜１５が全て０で
ある場合はＱ３出力は０であるがＱ２出力は工であり、
演算回路ＡＰＩの７桁目、６桁目、５桁目の信号は夫々
Ｇ１９．０１Ｂ、Ｇ１７に出力される。
ある場合はＱ３出力は０であるがＱ２出力は工であり、
演算回路ＡＰＩの７桁目、６桁目、５桁目の信号は夫々
Ｇ１９．０１Ｂ、Ｇ１７に出力される。
従ってＱ１出力がｌ ＱＯ小出力１の時は７桁目が最上
位有効ビットであり、Ｑ１出力が１、ＱＯ小出力Ｏの時
は６桁目が最上位有効ビットであり、Ｑ１出力が０、Ｑ
Ｏ小出力１の時は５桁目が最上位有効ビットであり、Ｑ
１出力が０、ＱＯ小出力Ｏの時は４桁目が最上位有効と
７）である。
位有効ビットであり、Ｑ１出力が１、ＱＯ小出力Ｏの時
は６桁目が最上位有効ビットであり、Ｑ１出力が０、Ｑ
Ｏ小出力１の時は５桁目が最上位有効ビットであり、Ｑ
１出力が０、ＱＯ小出力Ｏの時は４桁目が最上位有効と
７）である。
次にレジスタＲＥＧＩ／ＲＥＧ２の１２〜１５が全てＯ
であり、８〜１１は０ではないものが有る時のことを考
えると此の場合はＱ３出力は１であるがＱ２出力は０で
あり、レジスタＲＥＧＩ／ＲＥＧ２の１１桁目、１０桁
目、９桁目の信号は夫々Ｇ１９、ＧｌＢ、Ｇ１７に出力
される。
であり、８〜１１は０ではないものが有る時のことを考
えると此の場合はＱ３出力は１であるがＱ２出力は０で
あり、レジスタＲＥＧＩ／ＲＥＧ２の１１桁目、１０桁
目、９桁目の信号は夫々Ｇ１９、ＧｌＢ、Ｇ１７に出力
される。
従ってＱ１出力が１、ＱＯ小出力１の時は１１桁目が最
上位有効ビットであり、Ｑ１出力がＩＱ０出力がＯの時
は１０桁目が最上位有効ビットであり、Ｑｌ出力が０．
ＱＯ小出力１の時は９桁目が最上位有効ビットであり、
Ｑｌ出力が０、ＱＯ小出力Ｏの時は８桁目が最上位有効
ピントである。
上位有効ビットであり、Ｑ１出力がＩＱ０出力がＯの時
は１０桁目が最上位有効ビットであり、Ｑｌ出力が０．
ＱＯ小出力１の時は９桁目が最上位有効ビットであり、
Ｑｌ出力が０、ＱＯ小出力Ｏの時は８桁目が最上位有効
ピントである。
次にレジスタＲＥＧＩ／ＲＥＧ２の１２〜１５が全てＯ
はない場合はＱ３出力は１であり、Ｑ２出力も１であり
、レジスタＲＥＧＩ／ＲＥＧ２の１５桁目、１４桁目、
１３桁目の信号は夫々Ｇ１９、ＧｌＢ、Ｇ１７に出力さ
れる。
はない場合はＱ３出力は１であり、Ｑ２出力も１であり
、レジスタＲＥＧＩ／ＲＥＧ２の１５桁目、１４桁目、
１３桁目の信号は夫々Ｇ１９、ＧｌＢ、Ｇ１７に出力さ
れる。
従ってＱ１出力が１、ＱＯ小出力１の時は１５桁目が最
上位有効ビットであり、Ｑ１出力が１、ＱＯ小出力Ｏの
時は１４桁目が最上位有効ビットであり、Ｑｌ出力が０
、ＱＯ小出力１の時は１３桁目が最上位有効ビットであ
り、Ｑ１出力が０．ＱＯ小出力Ｏの時は１２桁目が最上
位有効ビットである。
上位有効ビットであり、Ｑ１出力が１、ＱＯ小出力Ｏの
時は１４桁目が最上位有効ビットであり、Ｑｌ出力が０
、ＱＯ小出力１の時は１３桁目が最上位有効ビットであ
り、Ｑ１出力が０．ＱＯ小出力Ｏの時は１２桁目が最上
位有効ビットである。
此の様にしてレジスタＲＥＧＩ／ＲＥＧ２の最上位有効
ビットの位置を知ることが出来る。
ビットの位置を知ることが出来る。
（「）１発明の効果
以上詳細に説明した様に本発明によれば、固定小数点乗
算回路に有効ビット位置、ビット長指定レジスタ、及び
ピント長制限レジスタを付加することにより処理サイク
ル数を増やすことなくビット長制限付き乗算を行うこと
が出来るディジタル演算回路を実現出来ると云う大きい
効果がある。
算回路に有効ビット位置、ビット長指定レジスタ、及び
ピント長制限レジスタを付加することにより処理サイク
ル数を増やすことなくビット長制限付き乗算を行うこと
が出来るディジタル演算回路を実現出来ると云う大きい
効果がある。
第１図はビット長に制限のある演算方式の一例を示す。
第２図は演算結果のビット長を制限する従来方式の一実
施例の演算手順を示す図である。 第３図は本発明に依る演算結果のビット長を制限する演
算方式の一実施例のブロック図である。 第４図は本発明に依る判定回路ＪＵＤの一実施例を示す
回路図である。 図中、ＲＥＧＩは乗数を格納するレジスタ、ＲＥＧ２は
被乗数を格納するレジスタ、ＲＥＧ３は演算結果を格納
するレジスタ、ＡＲＩは乗算器、ＪＵＤは判定回路、Ｇ
１−Ｇ２２は夫々ゲート、ＩＮＶＩ、ＩＮＶ２は夫々イ
ンバータであり、各ゲートの内、Ｇ５、Ｇ２０はインヒ
ビット付きアンドゲート、０８〜Ｇ１６はアンドゲート
、Ｇ７、Ｇ１７はノアゲート、其の他は全てオアゲート
である。 ￥−２回 を３阿 ！Ｐ４酊 ｐＥｌｒ／／ＲＥ１９２ Ｑ／ Ｑ。
施例の演算手順を示す図である。 第３図は本発明に依る演算結果のビット長を制限する演
算方式の一実施例のブロック図である。 第４図は本発明に依る判定回路ＪＵＤの一実施例を示す
回路図である。 図中、ＲＥＧＩは乗数を格納するレジスタ、ＲＥＧ２は
被乗数を格納するレジスタ、ＲＥＧ３は演算結果を格納
するレジスタ、ＡＲＩは乗算器、ＪＵＤは判定回路、Ｇ
１−Ｇ２２は夫々ゲート、ＩＮＶＩ、ＩＮＶ２は夫々イ
ンバータであり、各ゲートの内、Ｇ５、Ｇ２０はインヒ
ビット付きアンドゲート、０８〜Ｇ１６はアンドゲート
、Ｇ７、Ｇ１７はノアゲート、其の他は全てオアゲート
である。 ￥−２回 を３阿 ！Ｐ４酊 ｐＥｌｒ／／ＲＥ１９２ Ｑ／ Ｑ。
Claims (1)
- 乗数を格納するレジスタ、被乗数を格納するレジスタ、
及び前記両レジスタ内容の乗算結果を格納するレジスタ
夫々の最上位有効ビット位置を検出し、外部からの桁指
定に基づき計算された積のビット長を制限して出力する
ことを特徴とする固定小数点演算に於けるディジタル演
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2975484A JPS60175142A (ja) | 1984-02-20 | 1984-02-20 | デイジタル演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2975484A JPS60175142A (ja) | 1984-02-20 | 1984-02-20 | デイジタル演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60175142A true JPS60175142A (ja) | 1985-09-09 |
Family
ID=12284869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2975484A Pending JPS60175142A (ja) | 1984-02-20 | 1984-02-20 | デイジタル演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60175142A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003017084A3 (en) * | 2001-08-17 | 2003-12-31 | Telecom Italia Spa | Multiplier circuit |
| EP1109322A3 (en) * | 1999-10-22 | 2004-01-07 | Nokia Corporation | Arrangement and method for restricting word length |
| WO2003017085A3 (en) * | 2001-08-17 | 2004-04-08 | Telecom Italia Spa | Power raising circuit |
-
1984
- 1984-02-20 JP JP2975484A patent/JPS60175142A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1109322A3 (en) * | 1999-10-22 | 2004-01-07 | Nokia Corporation | Arrangement and method for restricting word length |
| US6771717B1 (en) | 1999-10-22 | 2004-08-03 | Nokia Mobile Phones Ltd. | Arrangement and method for restricting word length |
| WO2003017084A3 (en) * | 2001-08-17 | 2003-12-31 | Telecom Italia Spa | Multiplier circuit |
| WO2003017085A3 (en) * | 2001-08-17 | 2004-04-08 | Telecom Italia Spa | Power raising circuit |
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