JPS60182172A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60182172A JPS60182172A JP59036703A JP3670384A JPS60182172A JP S60182172 A JPS60182172 A JP S60182172A JP 59036703 A JP59036703 A JP 59036703A JP 3670384 A JP3670384 A JP 3670384A JP S60182172 A JPS60182172 A JP S60182172A
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- oxide film
- conductivity type
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＳ−ＦＥＴのドレイン領域に不必要な高い
電圧がかかるのを防止できるようにした半導体装置に関
するものである。
電圧がかかるのを防止できるようにした半導体装置に関
するものである。
ＬＳＩ（大規模集積回路）における横方向および縦方向
ディメンジョンの縮小はデバイスそのものの寸法のスケ
ールダウンをもたらす。それに伴い、揮々のデバイスパ
ラメータがあるファクタの下に変化し、或いは変化を余
儀なくされる。この考え方をスケーリング則と呼び、Ｍ
ＯＳデバイスの分野ではそれに準拠した高密度化、高集
積化が行われている。
ディメンジョンの縮小はデバイスそのものの寸法のスケ
ールダウンをもたらす。それに伴い、揮々のデバイスパ
ラメータがあるファクタの下に変化し、或いは変化を余
儀なくされる。この考え方をスケーリング則と呼び、Ｍ
ＯＳデバイスの分野ではそれに準拠した高密度化、高集
積化が行われている。
例えばＭＯＳデバイスであるＭＯＳ−ＦＥＴを考えてみ
る、と第１図に示す如く、ダートをＧ、ソースを８１ド
レインをＤとし、ゲートＧのチャネル長をＬ１ソースＳ
及びドレ ゛インＤの接合深さをｘｊ１チャネル部分の
表面不純物濃度をＮ１酸化膜厚をＴ。Ｘとしたとき、デ
バイス微細化によシＬを半分の寸法にするとＸ ｊ ＋
Ｔｏｘも半分、またパンチスルー防止等のためチャネ
ル部分の表面不純物濃度ＮはＶ７倍と言うように変化す
る。
る、と第１図に示す如く、ダートをＧ、ソースを８１ド
レインをＤとし、ゲートＧのチャネル長をＬ１ソースＳ
及びドレ ゛インＤの接合深さをｘｊ１チャネル部分の
表面不純物濃度をＮ１酸化膜厚をＴ。Ｘとしたとき、デ
バイス微細化によシＬを半分の寸法にするとＸ ｊ ＋
Ｔｏｘも半分、またパンチスルー防止等のためチャネ
ル部分の表面不純物濃度ＮはＶ７倍と言うように変化す
る。
従って、ＬＳＩの高集積化の要求に合わせ、ＭＯＳ−Ｆ
ＥＴの微細化を進めるとチャネル長はよシ短く、またチ
ャネル部分の不純物濃度も次第に増大することになる。
ＥＴの微細化を進めるとチャネル長はよシ短く、またチ
ャネル部分の不純物濃度も次第に増大することになる。
このような状況にあシながら、ＭＯＳ−ＦＥＴの構造は
第２図に示したように半導体基板１内にこれと逆導電型
の拡散領域としてソース領域２、ドレイン領域３を形成
すると言う旧来のままである。尚、４はダート、５はフ
ィールド絶縁膜、６はダート絶縁膜、７はダート、ソー
ス、ドレインを絶縁する絶縁膜、８は電極である。
第２図に示したように半導体基板１内にこれと逆導電型
の拡散領域としてソース領域２、ドレイン領域３を形成
すると言う旧来のままである。尚、４はダート、５はフ
ィールド絶縁膜、６はダート絶縁膜、７はダート、ソー
ス、ドレインを絶縁する絶縁膜、８は電極である。
ところで、チャネル部分の不純物濃度Ｎが増大の一途を
辿るにもかかわらず、このような構造を用いるとチャネ
ル部分の不純物濃度がふえるに伴い、ドレイン領域３部
分のブレイクダウン電圧が低下する。
辿るにもかかわらず、このような構造を用いるとチャネ
ル部分の不純物濃度がふえるに伴い、ドレイン領域３部
分のブレイクダウン電圧が低下する。
この低下は将来、デバイスの微細化が進むにつれ、よシ
著しくなると予想され、従って、微小なノイズ電圧でド
レイン部分が簡単にブレイクダウンするようになる。こ
のことは、回路動作において、ＦＩｌｍＴの逆バイアス
印加を行う一方の極であるドレインに対し、わずかなノ
イズ電圧が加わることさえも許されないこととなシがね
ず、また、素子に与える信号のレベル等にも大きな制約
を課することとなって、回路設計上、重大な困難を生せ
しめる。
著しくなると予想され、従って、微小なノイズ電圧でド
レイン部分が簡単にブレイクダウンするようになる。こ
のことは、回路動作において、ＦＩｌｍＴの逆バイアス
印加を行う一方の極であるドレインに対し、わずかなノ
イズ電圧が加わることさえも許されないこととなシがね
ず、また、素子に与える信号のレベル等にも大きな制約
を課することとなって、回路設計上、重大な困難を生せ
しめる。
なお、ここで述べているドレイン部分のブレイクダウン
には単なる半導体基板との接合のブレイクダウンの他に
表面近傍の電界効果によるブレイクダウン（サーフェス
ブレイクダウン）及びドレイン近傍で生じたホットキャ
リアに起因する寄生パイＩ−ラ動作（セカンダリブレイ
クダウン）も含まれる。
には単なる半導体基板との接合のブレイクダウンの他に
表面近傍の電界効果によるブレイクダウン（サーフェス
ブレイクダウン）及びドレイン近傍で生じたホットキャ
リアに起因する寄生パイＩ−ラ動作（セカンダリブレイ
クダウン）も含まれる。
従って、素子の信頼性のうえからもその改善策が望まれ
る。
る。
本発明は上記事情に鑑みて成されたもので、その目的と
するところはＬＳＩにおける素子の微細化に伴うＭＯＳ
−ＦＥＴのドレイン部分のブレイクダウンを防止し、誤
動作を抑制できるようにした半導体装置を提供すること
にある。
するところはＬＳＩにおける素子の微細化に伴うＭＯＳ
−ＦＥＴのドレイン部分のブレイクダウンを防止し、誤
動作を抑制できるようにした半導体装置を提供すること
にある。
上記目的を達成するため、本発明は半導体基板の素子領
域に互いに分離してソース及びドレイン領域を形成する
とともに、そのソース、ドレイン領域間のチャネル領域
を含む部分にダート絶縁膜を介してｆ−）電極を形成し
、また半導体基板にこの半導体基板と同導電型で、不純
物濃度がドレインが接している半導体基板と同導電型の
領域よシも高い領域Ａを形成し、この領域Ａに接するよ
うにドレインと同じ導電型で同じ不純物濃度の領域Ｂを
形成してドレイン領域と接続することによって、上記領
域Ａと領域Ｂの間でドレイン領域に対する過電圧保護用
のダイオードを構成することにより、該保護用のダイオ
ードのブレイクダウンを利用してドレイン領域に不必要
に高い電圧が加わらないようにしてドレイン領域でのブ
レイクダウン発生を抑制するようにある。
域に互いに分離してソース及びドレイン領域を形成する
とともに、そのソース、ドレイン領域間のチャネル領域
を含む部分にダート絶縁膜を介してｆ−）電極を形成し
、また半導体基板にこの半導体基板と同導電型で、不純
物濃度がドレインが接している半導体基板と同導電型の
領域よシも高い領域Ａを形成し、この領域Ａに接するよ
うにドレインと同じ導電型で同じ不純物濃度の領域Ｂを
形成してドレイン領域と接続することによって、上記領
域Ａと領域Ｂの間でドレイン領域に対する過電圧保護用
のダイオードを構成することにより、該保護用のダイオ
ードのブレイクダウンを利用してドレイン領域に不必要
に高い電圧が加わらないようにしてドレイン領域でのブ
レイクダウン発生を抑制するようにある。
以下、′本発明の一実施例について第３図を参照しなが
ら装造工程とともに説明する。なお、プロセスとしては
１μｍまたはそれ以下のチャネル長を持つＭＯＳ−ＰＥ
Ｔを形成することを念頭においている。
ら装造工程とともに説明する。なお、プロセスとしては
１μｍまたはそれ以下のチャネル長を持つＭＯＳ−ＰＥ
Ｔを形成することを念頭においている。
まず、はじめに第３図（、）に示す如く、℃・副のＰ型
Ｓｉ基板１ノの表面にフィールド酸化膜１２を形成し、
島状の基板１ノ領域（素子領域）を形成する。
Ｓｉ基板１ノの表面にフィールド酸化膜１２を形成し、
島状の基板１ノ領域（素子領域）を形成する。
次に、熱酸化処理を施して１５０Ｘの膜厚の酸化膜１３
をＳｔ基板１ノの素子領域表面に形成し、その後、パン
チスルー防止のため、Ｂ＋イオン１４を加速電圧８０ｋ
Ｖ、ドーズ量４ Ｘ Ｉ Ｑ ”ｃｍ−２で打ち込み、
さらに閾値電圧を合わせ込むため、Ｂ＋イオンを加速電
圧３０ｋＶ、ドーズＪｌ Ｉ Ｘ １０１ ％ｙ、２で
打ち込む。その結果、チャネル部分の表面不純物濃度は
６ Ｘ １０ ”ａｍ−’と高くなる（第３図（ｂ）
図示）。
をＳｔ基板１ノの素子領域表面に形成し、その後、パン
チスルー防止のため、Ｂ＋イオン１４を加速電圧８０ｋ
Ｖ、ドーズ量４ Ｘ Ｉ Ｑ ”ｃｍ−２で打ち込み、
さらに閾値電圧を合わせ込むため、Ｂ＋イオンを加速電
圧３０ｋＶ、ドーズＪｌ Ｉ Ｘ １０１ ％ｙ、２で
打ち込む。その結果、チャネル部分の表面不純物濃度は
６ Ｘ １０ ”ａｍ−’と高くなる（第３図（ｂ）
図示）。
次に第３図（ｃ）に示すように、フィールド酸化膜１２
を含む酸化膜１３上に多結晶シリコン層ノ５を堆積する
。つづいて第３図（ｄ）に示すように、多結晶シリコン
層Ｊ５を・平ターニングしてダート電極１５ｈを形成し
た後、このダート電極ノ５ａをマスクに酸化膜１３を選
択的に工。
を含む酸化膜１３上に多結晶シリコン層ノ５を堆積する
。つづいて第３図（ｄ）に示すように、多結晶シリコン
層Ｊ５を・平ターニングしてダート電極１５ｈを形成し
た後、このダート電極ノ５ａをマスクに酸化膜１３を選
択的に工。
チングし、ダート酸化膜ノロを形成する。
次に、ドレイン領域近傍のフィールド酸化膜Ｊ２の一部
が開口されたレノストパターンノ７を形成し、この部分
を反応性イオンエツチングによシ、エツチングしてフィ
ールド酸化膜を除去する。そしてし・シストをマスクに
Ｂ＋イオンノ８を加速電圧３０ｋＶ、ドーズ量８ Ｘ
１０１２ｃｍ−２で打ち込む。その結果、開口領域ノ９
の表面近傍の不純物濃度は、チャネル部分の表面不純物
濃度７ Ｘ １０ ” ６ｔｙｎ−’よシも高い２ Ｘ
］ ０”’ｃｍ ’となる（第３図（ｅ）参照）。
が開口されたレノストパターンノ７を形成し、この部分
を反応性イオンエツチングによシ、エツチングしてフィ
ールド酸化膜を除去する。そしてし・シストをマスクに
Ｂ＋イオンノ８を加速電圧３０ｋＶ、ドーズ量８ Ｘ
１０１２ｃｍ−２で打ち込む。その結果、開口領域ノ９
の表面近傍の不純物濃度は、チャネル部分の表面不純物
濃度７ Ｘ １０ ” ６ｔｙｎ−’よシも高い２ Ｘ
］ ０”’ｃｍ ’となる（第３図（ｅ）参照）。
ついで、レジス） ｉｊターン１７を除去し、ソース、
ドレイン領域形成のためＡｓ＋イオン２０を加速電圧７
０ｋＶ、 ドーズ量２×１０１５（７）−２で打ち込む
。その後、熱処理を行ってイオンの活性化を行い、ソー
ス・ドレイン領域２１．２２およびこれと同導電型でチ
ャネル部分よシも高い逆導電型の不純物濃度領域に接し
た領域２３が形成される（第３図（ｆ）参照）。
ドレイン領域形成のためＡｓ＋イオン２０を加速電圧７
０ｋＶ、 ドーズ量２×１０１５（７）−２で打ち込む
。その後、熱処理を行ってイオンの活性化を行い、ソー
ス・ドレイン領域２１．２２およびこれと同導電型でチ
ャネル部分よシも高い逆導電型の不純物濃度領域に接し
た領域２３が形成される（第３図（ｆ）参照）。
次に、基板Ｉノの表面にＣＶＤ （ＣｈｅｍｉｃａｌＩ
ＶａｐｏｒＤｅｐｏａｉｔｉｏｎ）法で約８，０００Ｘ
の膜厚の絶縁膜２４を形成した後、コンタクト孔形成予
定部を開口したレジスト・リーンを形成して、これをマ
スクに反応性イオンエツチングによシコン、タクト孔を
形成する。つづいて通常の方法によ多金属を堆積し、こ
れをパターニングしてソース領域２ノとコンタクト孔を
介して接続される配に２５、ドレイン領域２２及び保護
ダイオードを形成している領域２３とコンタクト孔を介
して接続される配線２６を形成する。このようにして出
来上った第３図（ｇ）の如き半導体装置は、Ｐ型シリコ
ン基板Ｉノの素子領域にケ゛−ト酸化膜１６を介してダ
ート電極１５ｈが設けられ、そのチャネル領域を挾んで
上記基板Ｊ）にソース領域２ノとドレイン領域２２が設
けられる。
ＶａｐｏｒＤｅｐｏａｉｔｉｏｎ）法で約８，０００Ｘ
の膜厚の絶縁膜２４を形成した後、コンタクト孔形成予
定部を開口したレジスト・リーンを形成して、これをマ
スクに反応性イオンエツチングによシコン、タクト孔を
形成する。つづいて通常の方法によ多金属を堆積し、こ
れをパターニングしてソース領域２ノとコンタクト孔を
介して接続される配に２５、ドレイン領域２２及び保護
ダイオードを形成している領域２３とコンタクト孔を介
して接続される配線２６を形成する。このようにして出
来上った第３図（ｇ）の如き半導体装置は、Ｐ型シリコ
ン基板Ｉノの素子領域にケ゛−ト酸化膜１６を介してダ
ート電極１５ｈが設けられ、そのチャネル領域を挾んで
上記基板Ｊ）にソース領域２ノとドレイン領域２２が設
けられる。
そして、ドレイン領域２２の近傍には表面不純物濃度が
ドレイン領域２２の接する領域よシ高い不純物濃度をも
った基板Ｉノと同じ導電型の領域Ｊ９が形成されると共
にこの領域Ｊ９に接するようにドレイン領域２２と同じ
導電型で同じ不純物濃度をもった領域２３が形成される
。
ドレイン領域２２の接する領域よシ高い不純物濃度をも
った基板Ｉノと同じ導電型の領域Ｊ９が形成されると共
にこの領域Ｊ９に接するようにドレイン領域２２と同じ
導電型で同じ不純物濃度をもった領域２３が形成される
。
さらに上記基板１ノの表面は絶縁膜２４で覆われ、且つ
上記ドレイン領域２２と、同じ導電型で同じ不純物濃度
の領域２３は配線２６によシ各々の領域上のコンタクト
ホール部を介して互いに接続されると共に所定の配線が
形成され、また、ソース領域２ノも配線２５によりソー
ス領域２ノ上のコンタクトホール部を介して所定の配線
が形成された構成となる。
上記ドレイン領域２２と、同じ導電型で同じ不純物濃度
の領域２３は配線２６によシ各々の領域上のコンタクト
ホール部を介して互いに接続されると共に所定の配線が
形成され、また、ソース領域２ノも配線２５によりソー
ス領域２ノ上のコンタクトホール部を介して所定の配線
が形成された構成となる。
このような構成によれば次のような作用効果が得られる
。すなわち、上述したようにチャネル部分にはＡ’ンチ
スルーを防止するため、並びに閾値電圧を合わせこむた
め、Ｂ＋イオンを注入してあシ、従って、チャネル部分
の表面不純物濃度は７ ｘ １０１６αづと高くなって
いる。
。すなわち、上述したようにチャネル部分にはＡ’ンチ
スルーを防止するため、並びに閾値電圧を合わせこむた
め、Ｂ＋イオンを注入してあシ、従って、チャネル部分
の表面不純物濃度は７ ｘ １０１６αづと高くなって
いる。
また、ソース領域２ノ及びドレイン領域２２はその表面
濃度がＩ Ｘ １０２０Ｃｒｎ’、接合深さは０．２μ
ｍとなっている。この場合、チャネル長１μｍのＮチャ
ネルＭＯ８−ＦＥＴでは第４図の静特性図に■ｂ１で示
す如く、ドレインは約６■のドレイン電圧でブレイクダ
ウンするようになり、第５図に示すようにＭＯＳ−ＦＥ
ＴのドレインＤとソースＳとの間に直流電源電圧によシ
バイアスミ圧５ｖを印加して使用するものとすれば、わ
ずかな雑音電圧でドレイン側はブレイクダウンすること
になる。
濃度がＩ Ｘ １０２０Ｃｒｎ’、接合深さは０．２μ
ｍとなっている。この場合、チャネル長１μｍのＮチャ
ネルＭＯ８−ＦＥＴでは第４図の静特性図に■ｂ１で示
す如く、ドレインは約６■のドレイン電圧でブレイクダ
ウンするようになり、第５図に示すようにＭＯＳ−ＦＥ
ＴのドレインＤとソースＳとの間に直流電源電圧によシ
バイアスミ圧５ｖを印加して使用するものとすれば、わ
ずかな雑音電圧でドレイン側はブレイクダウンすること
になる。
本発明においてはシリコン基板Ｉノに、ドレイン領域が
接する基板領域よりも高い不純物濃度をもった基板と同
じ導電型の領域１９を形成してそれに接するようにドレ
イン領域と同じ導電型で同じ不純物濃度領域２３を形成
してお夛、この領域２３はドレイン領域２２と配線２６
を介して接続されておシ、また領域ノ９とダイオードを
構成することになる。このダイオードはＭＯＳ−ＦＥＴ
との関係で見てみると第５図Ｊで示す如くとなシ、直流
電源電圧に対し、逆方向並列接続されることになる。
接する基板領域よりも高い不純物濃度をもった基板と同
じ導電型の領域１９を形成してそれに接するようにドレ
イン領域と同じ導電型で同じ不純物濃度領域２３を形成
してお夛、この領域２３はドレイン領域２２と配線２６
を介して接続されておシ、また領域ノ９とダイオードを
構成することになる。このダイオードはＭＯＳ−ＦＥＴ
との関係で見てみると第５図Ｊで示す如くとなシ、直流
電源電圧に対し、逆方向並列接続されることになる。
ドレイ／領域２２と同じ導電型で同じ不純物濃度をもっ
た領域２３が接している基板と同じ導電型の領域１９の
不純物濃度値から考えると、このダイオードＪのブレイ
クダウン電圧はドレイン領域２２のそれよシは低くなυ
、およそ５ｖ程度となる。
た領域２３が接している基板と同じ導電型の領域１９の
不純物濃度値から考えると、このダイオードＪのブレイ
クダウン電圧はドレイン領域２２のそれよシは低くなυ
、およそ５ｖ程度となる。
従って、ドレインに対し、外部雑音電圧等が印加されて
もダイオードが先にブレイクダウンするので５ｖに保た
れ、ドレイン領域２２のブレイクダウンは生じなくなる
。
もダイオードが先にブレイクダウンするので５ｖに保た
れ、ドレイン領域２２のブレイクダウンは生じなくなる
。
この結果、ＭＯＳ−ＦＩＤＴは微細化しても動作上の信
頼性は高くなシ、回路設計上の問題も生じなくなるなど
の効果が得られる。
頼性は高くなシ、回路設計上の問題も生じなくなるなど
の効果が得られる。
以上、詳述したように、本発明によれば半導体基板のド
レイン領域の近傍に、ドレイン領域が接する基板と同電
型の領域の不純物濃度よシも高い不純物濃度をもった基
板と同電型の領域を形成し、この領域と接するようにド
レイン領域と同電型、同不純物濃度の領域を形成して、
ドレイン領域よシも低いブレイクダウン電圧の過電圧保
護用のダイオードとし、これをドレイン領域と導電層に
より接続してドレインに過電圧が入力されてもこのダイ
オードのブレイクダウンによシ該ブレイクダウン電圧以
上の電圧がドレイン領域に加わることがないようにした
のテ、ＭＯＳ−ＦＥＴを微細化してドレインのブレイク
ダウン電圧が低くなり、バイアス電圧とブレイクダウン
電圧との間の差が小さくなっても外部雑音電圧等による
ドレインのブレイクダウン発生は抑制され、従って、雑
音電圧による回路の誤動作なども抑制されて信頼性が維
持できるなど回路設計上の制約が少ない微細化に有効な
半導体装置を提供することができる。
レイン領域の近傍に、ドレイン領域が接する基板と同電
型の領域の不純物濃度よシも高い不純物濃度をもった基
板と同電型の領域を形成し、この領域と接するようにド
レイン領域と同電型、同不純物濃度の領域を形成して、
ドレイン領域よシも低いブレイクダウン電圧の過電圧保
護用のダイオードとし、これをドレイン領域と導電層に
より接続してドレインに過電圧が入力されてもこのダイ
オードのブレイクダウンによシ該ブレイクダウン電圧以
上の電圧がドレイン領域に加わることがないようにした
のテ、ＭＯＳ−ＦＥＴを微細化してドレインのブレイク
ダウン電圧が低くなり、バイアス電圧とブレイクダウン
電圧との間の差が小さくなっても外部雑音電圧等による
ドレインのブレイクダウン発生は抑制され、従って、雑
音電圧による回路の誤動作なども抑制されて信頼性が維
持できるなど回路設計上の制約が少ない微細化に有効な
半導体装置を提供することができる。
第１図はＭＯＳ−ＦＥＴの構造と寸法の関係を説明する
ための図、第２図はＬＳＩにおけるＭＯＳ−ＦＥＴの構
造を示す断面図、第３図（、）〜（ｇ）は本発明による
半導体装置の製造工程を説明するための断面図、第４図
はドレイン過電圧保護ダイオードを形成しない場合の静
特性の図、第５図は本発明装置の等価回路図である。 １ノ・・・Ｐ型シリコン基板、１２・・・フィールド酸
化膜、１５ａ・・・ダート電極、１６・・・ダート酸化
膜、２ノ・・・ソース領域、２２・・・ドレイン領域、
２４・・・絶縁膜、１９．２３・・・保護ダイオード領
域、２５．２６・・・配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第３図
ための図、第２図はＬＳＩにおけるＭＯＳ−ＦＥＴの構
造を示す断面図、第３図（、）〜（ｇ）は本発明による
半導体装置の製造工程を説明するための断面図、第４図
はドレイン過電圧保護ダイオードを形成しない場合の静
特性の図、第５図は本発明装置の等価回路図である。 １ノ・・・Ｐ型シリコン基板、１２・・・フィールド酸
化膜、１５ａ・・・ダート電極、１６・・・ダート酸化
膜、２ノ・・・ソース領域、２２・・・ドレイン領域、
２４・・・絶縁膜、１９．２３・・・保護ダイオード領
域、２５．２６・・・配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第３図
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板の素子領域に互いに分離して、
第２導電型のソースおよびドレイン領域を形成すると共
に、これらソースドレイン領域間のチャネル領域を含む
部分にダート絶縁膜を介して ダート電極を 形成した半導体装置において、上記ドレイン領域が接す
る第１導電型領域の不純物濃度よシも高い不純物濃度を
もった第１導電型領域およびこれを接する第２導電型領
域を形成し、この第２導電型領域と上記ドレイン領域と
を接続する導電層とを具備してなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036703A JPS60182172A (ja) | 1984-02-28 | 1984-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036703A JPS60182172A (ja) | 1984-02-28 | 1984-02-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182172A true JPS60182172A (ja) | 1985-09-17 |
Family
ID=12477125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59036703A Pending JPS60182172A (ja) | 1984-02-28 | 1984-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182172A (ja) |
-
1984
- 1984-02-28 JP JP59036703A patent/JPS60182172A/ja active Pending
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