JPS60189323A - 集積論理回路 - Google Patents
集積論理回路Info
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- JPS60189323A JPS60189323A JP60028487A JP2848785A JPS60189323A JP S60189323 A JPS60189323 A JP S60189323A JP 60028487 A JP60028487 A JP 60028487A JP 2848785 A JP2848785 A JP 2848785A JP S60189323 A JPS60189323 A JP S60189323A
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- 230000005669 field effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 235000013405 beer Nutrition 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタから成る集積
論理回路であって、第１及び第２反転増幅器を具え、第
１反転増幅器は第１及び第２電源端子間に直列に接続さ
れ且つ逆相で制研される第１及び第２トランジスタを具
え、第１トランジスタと第２トランジスタとの接続点を
第１キヤパシタンスを経て第１トランジスタのゲー）ｋ
％１ｆｔ極に接続し、該ゲート′市極を更に第２増幅器
の出力端子に接続し、第２トランジスタのゲート電極を
入力信号を受信する第２増幅ビｇの第８トランジスタの
ゲート′市極に接続して成る集積論理回路に関するもの
である。
論理回路であって、第１及び第２反転増幅器を具え、第
１反転増幅器は第１及び第２電源端子間に直列に接続さ
れ且つ逆相で制研される第１及び第２トランジスタを具
え、第１トランジスタと第２トランジスタとの接続点を
第１キヤパシタンスを経て第１トランジスタのゲー）ｋ
％１ｆｔ極に接続し、該ゲート′市極を更に第２増幅器
の出力端子に接続し、第２トランジスタのゲート電極を
入力信号を受信する第２増幅ビｇの第８トランジスタの
ゲート′市極に接続して成る集積論理回路に関するもの
である。
斯ル論理回路は「Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
５ｔａｔｅＯ１ｒａｕｉｔｓ Ｊ Ｖｏｌ、 ５ｏ−１
６＋ ＆ ８ ＋ １９８１年６月。
５ｔａｔｅＯ１ｒａｕｉｔｓ Ｊ Ｖｏｌ、 ５ｏ−１
６＋ ＆ ８ ＋ １９８１年６月。
Ｐ、 １ Ｂ ’Ｉ −８から既知であり、この既知の
回路では第２垢幅器をデプレッション型トランジスタを
経て電源電圧■ＤＤに接続すると共にこのトランジスタ
のゲート電極を回路の入力端子に接続している。“高レ
ベル′″入力信号のとき、第１増幅器の出力端子（′°
低レベル” ＩＮ号を発生する）から第１トランジスタ
のゲート電極への帰還回路のキャパシタンスがこのデプ
レッション型トランジスタを経て充電される。入力信号
が“′高レベル″から゛低レベル″に変化すると、第１
増幅漸の出力信号が“低レベル″から６高レベル′″に
変化するト共に、その第１トランジスタへの容量１腑還
（ブートストラップ）のために出力信号が電源電圧ｖＤ
Ｄに等しい値か、電源電圧■ＤＤから第１トランジスタ
のしきい値電圧（■ＴＨ）を引算した値より高い値にな
る。このときデプレッション型トランジスタは°゛低低
レベル大入力信号より完成にカット（８） オフされるようにする必要がある。しかし、このトラン
ジスタは僅かに導通を維持するために上記の容量帰還は
最適に動作しない問題がある。
回路では第２垢幅器をデプレッション型トランジスタを
経て電源電圧■ＤＤに接続すると共にこのトランジスタ
のゲート電極を回路の入力端子に接続している。“高レ
ベル′″入力信号のとき、第１増幅器の出力端子（′°
低レベル” ＩＮ号を発生する）から第１トランジスタ
のゲート電極への帰還回路のキャパシタンスがこのデプ
レッション型トランジスタを経て充電される。入力信号
が“′高レベル″から゛低レベル″に変化すると、第１
増幅漸の出力信号が“低レベル″から６高レベル′″に
変化するト共に、その第１トランジスタへの容量１腑還
（ブートストラップ）のために出力信号が電源電圧ｖＤ
Ｄに等しい値か、電源電圧■ＤＤから第１トランジスタ
のしきい値電圧（■ＴＨ）を引算した値より高い値にな
る。このときデプレッション型トランジスタは°゛低低
レベル大入力信号より完成にカット（８） オフされるようにする必要がある。しかし、このトラン
ジスタは僅かに導通を維持するために上記の容量帰還は
最適に動作しない問題がある。
本発明の目的は容量帰還を完成に利用し、容量帰還によ
り得られた電源電圧以上の電位を安定（一定）に維持し
てこの電位を仲の回路の制御信号として使用し得るよう
Ｇこした論理回路を提供することにある。
り得られた電源電圧以上の電位を安定（一定）に維持し
てこの電位を仲の回路の制御信号として使用し得るよう
Ｇこした論理回路を提供することにある。
この目的のために本発明実部論理回路においては、第２
増幅器を第４トランジスタを経て第１電源端子に接続し
、且つこのトランジスタのゲート電極をダイオードとし
て接続した第５トランジスタを経て第１電源端子に接続
すると共に第２キヤパシタンスを経て第２及び第８トラ
ンジスタのゲート電極に接続し、前記第１．第２．第８
＋ 第４及び第６トランジスタはエンハンスメント型と
することを特徴とする。
増幅器を第４トランジスタを経て第１電源端子に接続し
、且つこのトランジスタのゲート電極をダイオードとし
て接続した第５トランジスタを経て第１電源端子に接続
すると共に第２キヤパシタンスを経て第２及び第８トラ
ンジスタのゲート電極に接続し、前記第１．第２．第８
＋ 第４及び第６トランジスタはエンハンスメント型と
することを特徴とする。
図面につき本発明を説明する。
第１図は絶縁ゲート電界効果トランジスタから成る従来
の論理回路１を示し、これは第１及び第（４） ２電源端子■ＤＤ及び７８８間に直列に接続された第１
及び第２トランジスタＴ１及びＴ２から成る反転増幅器
（いわゆるプッシュプル出力段）を具えている。その出
力端子０はキャパシタンスとして接続したトランジスタ
Ｔ８を経て、トランジスタＴ。
の論理回路１を示し、これは第１及び第（４） ２電源端子■ＤＤ及び７８８間に直列に接続された第１
及び第２トランジスタＴ１及びＴ２から成る反転増幅器
（いわゆるプッシュプル出力段）を具えている。その出
力端子０はキャパシタンスとして接続したトランジスタ
Ｔ８を経て、トランジスタＴ。
及びＴ、から成る第２反転増幅器の一部を陶戊する負荷
として接続されたトランジスタＴ、を介してトランジス
タＴ０のゲート電極に帰還される。
として接続されたトランジスタＴ、を介してトランジス
タＴ０のゲート電極に帰還される。
トランジスタＴ２．及びＴ、のゲート電極は相互接続さ
れ、入力端チェに供給される入力信号を受信する。トラ
ンジスタＴ、のゲート電極はそのソース電極（トランジ
スタＴ、とＴ、の接続点）に接続すると共に第１トラン
ジスタＴ０のゲート電極に接続する。トランジスタＴ８
のゲート電極とトランジスタＴ、との接続点をトランジ
スタＴ。を経て電源電圧端子ｖＤＤに接続し、このトラ
ンジスタＴ。
れ、入力端チェに供給される入力信号を受信する。トラ
ンジスタＴ、のゲート電極はそのソース電極（トランジ
スタＴ、とＴ、の接続点）に接続すると共に第１トラン
ジスタＴ０のゲート電極に接続する。トランジスタＴ８
のゲート電極とトランジスタＴ、との接続点をトランジ
スタＴ。を経て電源電圧端子ｖＤＤに接続し、このトラ
ンジスタＴ。
のゲート電極番人万端チェに接続する。トランジスタＴ
０．Ｔ２及びＴ５はエンハンスメント型、トランジスタ
Ｔ８． Ｔ、及びＴ。はデプレッション型である。
０．Ｔ２及びＴ５はエンハンスメント型、トランジスタ
Ｔ８． Ｔ、及びＴ。はデプレッション型である。
この回路は次のように動作する。入力端チェの入力信号
が°′高レしル″のとき、トランジスタＴ。
が°′高レしル″のとき、トランジスタＴ。
及ヒＴ６が導通する。トランジスタＴ０のゲート電極の
電位は１゛低レベル″であるためこのトランジスタＴ０
はカットオフする。従って、出力端子Ｏの出力信号は６
低レベル″になる。トランジスタＴｏモ導通スるため、
トランジスタＴ８から成るキャパシタンスが充電される
。入力信号が°“低レベル”になると、トランジスタＴ
、及びＴ２がカットオフする。このとき得られるトラン
ジスタＴ１のゲート電極の電位上昇はトランジスタＴ０
を導通させる。このとき得られる出力端子の電圧上昇は
容量帰趨によりトランジスタＴ、を経てトランジスタＴ
１のゲート電極の電位を上昇させ、これによりトランジ
スタＴ□が一層弾く駆動されてその出力電工が電圧■Ｄ
Ｄに等しい値か、少くともｖＤＤ−■ＴＨＩよりｖ６い
値になる（■ＴＨ１はトランジスタＴ０のしきい値電圧
）。この状態においてトランジスタＴ。（１低レベル″
′信号を受信する）が完全にカットオフすればこの状態
が維持される。しかし、このトランジスタＴ。はデプレ
ッション型であり、そのため完全に非導通になり得ない
ためにキャパシタンス（Ｔ８）に蓄積された電荷が漏洩
し、その結果出力端子０の出力電圧は値ｖＤＤ−ｖＴＨ
Ｉへとゆっくり減少して他の論理回路を制ａｌｌｒる電
圧として不所望なものとなる。
電位は１゛低レベル″であるためこのトランジスタＴ０
はカットオフする。従って、出力端子Ｏの出力信号は６
低レベル″になる。トランジスタＴｏモ導通スるため、
トランジスタＴ８から成るキャパシタンスが充電される
。入力信号が°“低レベル”になると、トランジスタＴ
、及びＴ２がカットオフする。このとき得られるトラン
ジスタＴ１のゲート電極の電位上昇はトランジスタＴ０
を導通させる。このとき得られる出力端子の電圧上昇は
容量帰趨によりトランジスタＴ、を経てトランジスタＴ
１のゲート電極の電位を上昇させ、これによりトランジ
スタＴ□が一層弾く駆動されてその出力電工が電圧■Ｄ
Ｄに等しい値か、少くともｖＤＤ−■ＴＨＩよりｖ６い
値になる（■ＴＨ１はトランジスタＴ０のしきい値電圧
）。この状態においてトランジスタＴ。（１低レベル″
′信号を受信する）が完全にカットオフすればこの状態
が維持される。しかし、このトランジスタＴ。はデプレ
ッション型であり、そのため完全に非導通になり得ない
ためにキャパシタンス（Ｔ８）に蓄積された電荷が漏洩
し、その結果出力端子０の出力電圧は値ｖＤＤ−ｖＴＨ
Ｉへとゆっくり減少して他の論理回路を制ａｌｌｒる電
圧として不所望なものとなる。
第２図は第１図につき説明した欠点を生じない本発明に
よる論理回路の一実施例を示す。第１及び第２図並びに
後続の図において同一の素子は明瞭のため同一の符号で
示しである。第２図の回路２においては、第１図のデプ
レッション型トランジスタＴ をエンハンスメント型ト
ランジスタＴ６と置換し、そのゲート電極をダイオード
として接続したトランジスタＴ、 （エンハンスメント
型）を経て電源電圧端子■ＤＤに接続すると共にキャパ
シタンスとして接続したトランジスタＴ８（デプレッシ
ョン型）を経て入力端チェに接続しである。
よる論理回路の一実施例を示す。第１及び第２図並びに
後続の図において同一の素子は明瞭のため同一の符号で
示しである。第２図の回路２においては、第１図のデプ
レッション型トランジスタＴ をエンハンスメント型ト
ランジスタＴ６と置換し、そのゲート電極をダイオード
として接続したトランジスタＴ、 （エンハンスメント
型）を経て電源電圧端子■ＤＤに接続すると共にキャパ
シタンスとして接続したトランジスタＴ８（デプレッシ
ョン型）を経て入力端チェに接続しである。
入力端チェの入力信号が゛′低レベル”（０）である場
合、点Ａは電圧値ＶＤＤ’−ＶＴＨ７（ＶｇＨ，Ｌｔ
） ランシスタＴ、のしきい値電圧）に充電される（第
６図（７） 参照）。入力信号がパ高レベル″になると、出力端子０
の出力信号は”低レベル”になり、キャパシタンスＴ８
が再び充電され（Ｔ、 Ｉ Ｔ２及びＴ６は導通）点Ｂ
がＶＤＤに充電される（第５図参照）。
合、点Ａは電圧値ＶＤＤ’−ＶＴＨ７（ＶｇＨ，Ｌｔ
） ランシスタＴ、のしきい値電圧）に充電される（第
６図（７） 参照）。入力信号がパ高レベル″になると、出力端子０
の出力信号は”低レベル”になり、キャパシタンスＴ８
が再び充電され（Ｔ、 Ｉ Ｔ２及びＴ６は導通）点Ｂ
がＶＤＤに充電される（第５図参照）。
点Ａは充電されたキャパシタンスＴ８の存在のために実
際上■ＤＤより高い電位になる。点ＡはトランジスタＴ
、がカットオフ状態になるため放電されない０そのソー
ス電極の電圧は実際上そのゲート電極の電圧より高くな
る。
際上■ＤＤより高い電位になる。点ＡはトランジスタＴ
、がカットオフ状態になるため放電されない０そのソー
ス電極の電圧は実際上そのゲート電極の電圧より高くな
る。
入力信号が６低レベル″になると、トランジスタＴ、及
びＴ５がカットオフし、トランジスタＴ０のゲート電極
の電位（点Ｃ９第５図参照）が増大するため出力端子０
の電圧が上昇する。このときキャパシタンスＴ８のブー
トストラップ効果により点Ｂの電圧がＶＤＤより高い値
に増大する０このときトランジスタＴ６はそのゲート電
極にそのソース電極（点Ｂに接続されている）の電圧よ
り著しく低い電圧Ａを受信するため、トランジスタＴ６
は完全にカットオフする。従って、点Ｂは放電し得す、
その結果回路２は出力端子Ｏに電源電圧（８） ＶＤＤに（路々）等しい一定の所望の出力電圧を出力す
る。
びＴ５がカットオフし、トランジスタＴ０のゲート電極
の電位（点Ｃ９第５図参照）が増大するため出力端子０
の電圧が上昇する。このときキャパシタンスＴ８のブー
トストラップ効果により点Ｂの電圧がＶＤＤより高い値
に増大する０このときトランジスタＴ６はそのゲート電
極にそのソース電極（点Ｂに接続されている）の電圧よ
り著しく低い電圧Ａを受信するため、トランジスタＴ６
は完全にカットオフする。従って、点Ｂは放電し得す、
その結果回路２は出力端子Ｏに電源電圧（８） ＶＤＤに（路々）等しい一定の所望の出力電圧を出力す
る。
第８図は本発明による論理回路の好適実施例を示す。本
例回路８では入力信号は入力信号Ｄ（第５図参照）を受
信するエンハンスメント型トランジスタＴ１ｏと負荷と
して接続したデプレッション型トランジスタＴ９を具え
る既知のインバータ回路を経て供給される。いわゆるブ
ートストラップ技術の使用により点Ｂの電圧は電源電圧
ｖＤＤより高い値に増大する。ｖＤＤが６ｖの場合、点
Ｂの電圧は７〜８■に増大し得る。トランジスタＴ、の
端子間電圧が５ｖより著しく大きくなると、このときト
ランジスタＴ、のドレインに発生する強電界により、い
わゆる６ホツトエレクトロン劣化”が生ずる大きなおそ
れがあるので、トランジスタＴ、の端子間電圧が５ｖよ
り著しく大きくならないようにするために点Ｏとトラン
ジスタＴ５との間にトランジスタＴ１１を接続する。こ
のトランジスタＴ１□はエンハンスメント型とし、その
ゲート電極を電源電圧■ＤＤに接続して、電圧ｖＤＤ−
トランジスタＴ□□のしきい値電圧”ＴＨＨＩ３’−■
ＤＤ−”ＴＨ□１ｚ８．５ Ｖ ）以下の電圧が点Ｅに
供給される賜金にのみこのトランジスタＴ１□が導通状
態になるようにする。
例回路８では入力信号は入力信号Ｄ（第５図参照）を受
信するエンハンスメント型トランジスタＴ１ｏと負荷と
して接続したデプレッション型トランジスタＴ９を具え
る既知のインバータ回路を経て供給される。いわゆるブ
ートストラップ技術の使用により点Ｂの電圧は電源電圧
ｖＤＤより高い値に増大する。ｖＤＤが６ｖの場合、点
Ｂの電圧は７〜８■に増大し得る。トランジスタＴ、の
端子間電圧が５ｖより著しく大きくなると、このときト
ランジスタＴ、のドレインに発生する強電界により、い
わゆる６ホツトエレクトロン劣化”が生ずる大きなおそ
れがあるので、トランジスタＴ、の端子間電圧が５ｖよ
り著しく大きくならないようにするために点Ｏとトラン
ジスタＴ５との間にトランジスタＴ１１を接続する。こ
のトランジスタＴ１□はエンハンスメント型とし、その
ゲート電極を電源電圧■ＤＤに接続して、電圧ｖＤＤ−
トランジスタＴ□□のしきい値電圧”ＴＨＨＩ３’−■
ＤＤ−”ＴＨ□１ｚ８．５ Ｖ ）以下の電圧が点Ｅに
供給される賜金にのみこのトランジスタＴ１□が導通状
態になるようにする。
第を図は本発明Ｇこよる論理回路の佃の実施例を示し、
本例回路４は第８図の回路８と次の点が相違する。
本例回路４は第８図の回路８と次の点が相違する。
（ａ） 負荷として接続したデプレッション型のトラン
ジスタＴ をトランジスタＴ６とＴ、との間に２ 配置しである。
ジスタＴ をトランジスタＴ６とＴ、との間に２ 配置しである。
（ｂ）トランジスタＴ、とＴ１２との接続点Ｆが出力端
子として動作する。点Ｆに発生する信号（第５図参照）
は±７．５■の（永久に一定）最大値を有しく ＶＤＤ
ｚ５ Ｖ ｔ Ｖ３ｓ ＝ Ｏ） 、これはブートスト
ラップ技術の使用により達成され（Ｔ６はカシトオ７）
、最大値はトランジスタＴ、及びＴ□、のサイズの比の
選択により峙整することができる。斯る信号Ｆは例えば
メモリ（例えば００Ｄメモリ）内の差動増幅器のリセッ
ト信号として使用することができる。０（ＣＤメモリに
おいては差動増幅器の面入力端子を（リセット）トラン
ジスタを経て電源ライン（５ｖ）に接続している。これ
らリセットトランジスタを信号Ｆで＠Ｕ ？Ｍｌする。
子として動作する。点Ｆに発生する信号（第５図参照）
は±７．５■の（永久に一定）最大値を有しく ＶＤＤ
ｚ５ Ｖ ｔ Ｖ３ｓ ＝ Ｏ） 、これはブートスト
ラップ技術の使用により達成され（Ｔ６はカシトオ７）
、最大値はトランジスタＴ、及びＴ□、のサイズの比の
選択により峙整することができる。斯る信号Ｆは例えば
メモリ（例えば００Ｄメモリ）内の差動増幅器のリセッ
ト信号として使用することができる。０（ＣＤメモリに
おいては差動増幅器の面入力端子を（リセット）トラン
ジスタを経て電源ライン（５ｖ）に接続している。これ
らリセットトランジスタを信号Ｆで＠Ｕ ？Ｍｌする。
面入力端子は信号Ｆの高レベルにより電源電圧まで完全
に充電され、基準信号と供給される情報信号との差を検
出する次の動作ストロークに準備される。信号Ｆの低レ
ベル（例えば８Ｖ）はこのとき増幅器の入力端子に発生
する最大電圧により決定され、信号Ｆは発生する最大値
より０．５ｖ低くしてリセットトランジスタが完全にカ
ットオフするようにするのが好適である。
に充電され、基準信号と供給される情報信号との差を検
出する次の動作ストロークに準備される。信号Ｆの低レ
ベル（例えば８Ｖ）はこのとき増幅器の入力端子に発生
する最大電圧により決定され、信号Ｆは発生する最大値
より０．５ｖ低くしてリセットトランジスタが完全にカ
ットオフするようにするのが好適である。
第１図は従来の論理回路の回路図、
第２図は本発明による論理回路の一実施例の回路図、
第８図は本発明による論理回路の好適実施例の回路図、
第４図は本発明による論理回路の他の実施例の回路図、
（１１）
第５図は第８及び第１図に示す回路に発生する種々の電
圧の時間−電圧波形図である。 ２．８．４・・・集積論理回路 工・・・入力端子 Ｏ・・・出力端子 Ｔ、 、 Ｔ、・・・第１反転増幅器 Ｔ、 、 Ｔ、・・・第２反転増幅器 Ｔ１・・・第１トランジスタ（エンハンスメント型）Ｔ
２・・・第２トランジスタ（エンハンスメント型）Ｔ８
・・・第１キヤパシタンス（デプレッション型トランジ
スタ） Ｔ、・・・第８トランジスタ（エンハンスメント型）Ｔ
６・・・第４トランジスタ（エンハンスメント型）Ｔフ
・・・第６トランジスタ（エンハンスメント型）Ｔ８・
・・第２キヤパシタンス（デプレッション型トランジス
タ） Ｔ９１ Ｔ１０…インバ一タ回路 Ｔ１１・・・第６トランジスタ（エンハンスメント型）
Ｔ１２・・・第８トランジスタ（デプレッション型）Ｔ
、・・・第７トランジスタ（デプレッション型）Ｆ・・
・出力端子 （１２） 〉□ Ｎ ！フ ＬＬ ＬＬ １１１ Ｃワ Ｃフ − 第１頁の続き ○発明者 ヘントリクスΦヨセフ イウス・マリア・フェ ントリク ０発 明 者 レオナルダス・クリス チアン嗜マチウス・ヒ エラウメス拳ペーニン フス ■発明者 ウィルヘルム・クリス チアヌス・ハイアシン タス舎フンペルス オランダ国５６２１ ベーアー アインドーフエン フ
ルーネウ゛アウツウエツハ１ オランダ国５６２１ ベーアー アインドーフエン フ
ルーネヴアウツウエツハ１ オランダ国５６２１ ベーアー アインドーフエン フ
ルーネヴアウツウエツハ１
圧の時間−電圧波形図である。 ２．８．４・・・集積論理回路 工・・・入力端子 Ｏ・・・出力端子 Ｔ、 、 Ｔ、・・・第１反転増幅器 Ｔ、 、 Ｔ、・・・第２反転増幅器 Ｔ１・・・第１トランジスタ（エンハンスメント型）Ｔ
２・・・第２トランジスタ（エンハンスメント型）Ｔ８
・・・第１キヤパシタンス（デプレッション型トランジ
スタ） Ｔ、・・・第８トランジスタ（エンハンスメント型）Ｔ
６・・・第４トランジスタ（エンハンスメント型）Ｔフ
・・・第６トランジスタ（エンハンスメント型）Ｔ８・
・・第２キヤパシタンス（デプレッション型トランジス
タ） Ｔ９１ Ｔ１０…インバ一タ回路 Ｔ１１・・・第６トランジスタ（エンハンスメント型）
Ｔ１２・・・第８トランジスタ（デプレッション型）Ｔ
、・・・第７トランジスタ（デプレッション型）Ｆ・・
・出力端子 （１２） 〉□ Ｎ ！フ ＬＬ ＬＬ １１１ Ｃワ Ｃフ − 第１頁の続き ○発明者 ヘントリクスΦヨセフ イウス・マリア・フェ ントリク ０発 明 者 レオナルダス・クリス チアン嗜マチウス・ヒ エラウメス拳ペーニン フス ■発明者 ウィルヘルム・クリス チアヌス・ハイアシン タス舎フンペルス オランダ国５６２１ ベーアー アインドーフエン フ
ルーネウ゛アウツウエツハ１ オランダ国５６２１ ベーアー アインドーフエン フ
ルーネヴアウツウエツハ１ オランダ国５６２１ ベーアー アインドーフエン フ
ルーネヴアウツウエツハ１
Claims (1)
- 【特許請求の範囲】 １ 絶縁ゲート電界効果トランジスタから成る集積論理
回路であって、第１及び第２反転増幅器を具え、該第１
反転増幅器は第１及び第２電源端子間に直列に接続され
且つ逆相で制御される第１及び第２トランジスタを具え
、該第１トランジスタと第２）ランジスタとの接続点を
第１キヤパシタンスを経て第１トランジスタのゲート電
極に接続し、このケート電極を更に前記第２増幅器の出
力端子に接続し、前記第２トランジスタのゲート電極を
入力信号を受信する前記第２増幅器の第８トランジスタ
のゲート電極に接続して成る集積論理回路において、前
記第２増幅器を第４１）ランジスタを経て第１電源端子
に接続し、この第４トランジスタのゲート電極をダイオ
ードとして接続した第５トランジスタを経て第１電源端
子に接続すると共に第２キヤパシタを経て前記第２及び
第８トランジスタのゲート電極に接続し、前記第１．第
２．第８．第４及び第５トランジスタをエンハンスメン
ト型として成ることを特徴とする集積論理回路。 区 特許請求の範囲第１項記載の集積論理回路において
、前記第２キャパシタンスは主電極を前記第２及び第８
トランジスタのゲート電極に接続したデプレッション型
のトランジスタで構成したことを特徴とする集積論理回
路。 ＆ 特許請求の範囲第１項記載の集積論理回路において
、前記第８トランジスタを第６トランシスタ、！ｌ−直
列Ｇこ接続し１このエンハンスメント型の第６トランジ
スタのゲート電極を第１電源端子に接続したことを特徴
とする集積論理回路。 侃 特許請求の範囲第８項記載の集積論理回路において
、前記第１トランジスタを負荷として接続したデプレッ
ション型の第７及び第８トランジスタを経て前記第６ト
ランジスタに接続し、前記第１キヤパシタンスの、前記
第１及び第２トランジスタ間の接続点とは反対（１［１
の電極を前記第４及び第８トランジスタ間の接続点に接
続し、前記第７及び第８トランジスタ間の接続点をもっ
て当該回路の出力端子を溝戊し、且つ前記第１トランジ
スタのゲート電極を前記第６及び第７トランジスタ間（
Ｄ接Ｈ点と前記第７トランジスタのゲート電極に接続し
たことを特徴とする集積論理回路。
Applications Claiming Priority (2)
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|---|---|---|---|
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