JPS60191333A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、データ処理装置に係り、特にマイクロコンピ
ュータ等の汎用データ処理装置における入力バス等に付
加され、特殊な演算を高速に実行するのに好適なデータ
処理装置に関する。

〔発明の背景〕

最近、マイクロコンピュータ分野を中心として国際標準
化されたバスに、プロセッサ、主記憶装置、および入出
力機器を接続し、各種の要求に応じた柔軟なシステム構
成を採用する傾向がある。

一般に、この糧のシステムではバスを標準化しているた
め、種々のメーカーのボードを選択することができ、最
新の機器の接続が容易である。このようなシステムにお
いて、通常の演ｙ処理の他に浮動小数点演算や関数演算
を高速で行いたい場合には、汎用マイクロプロセッサを
基本プロセッサ（ＢＰＵ）に使用し、これとは別に特殊
プロセッサをバスに追加実装することにより、入力デー
タをその特殊プロセッサにバス経由で転送し、演算終了
後、結果を再びバス経由で取シ出すようにした、いわゆ
る付加プロセッサ方式がとられることが多い。

ここで、付加プロセッサ方式のシステムの一例を第１図
に示す。基本プロセッサ（ＢＰＵ）１、主記憶装置（Ｍ
Ｓ　）２、付加処理装置としての浮動小数点プロセッサ
（ＦＰＵ）３、磁気記憶装置（例えば、フロッピーディ
スク装置（Ｆ／Ｄ））５が全てシステムバス８に接続さ
れている。基本プロセッサ（ＢＰＵ）１は主ｄ田意装置
（ＭＳ）２内のプログラムを続出して解読し、主記憶装
置（ＭＳ’）２内のデータの加工や磁気記憶装置５との
データ転送、浮動小数点プロセッサ（ＦＰＵ）３とのデ
ータ転送を行う。このようなシステムを自動化技術や特
性シミュレーション分野に使おうとする場合に、近似計
算に多用される多項式の計算を浮動小数点プロセッサ（
ＦＰＵ）３によって高速に実行したいという要求がある
。多項式とは例えば、 ｙ＝ａｏ＋ｘ（ａ１＋ｘ（ａ２＋ｘ（ａ３＋ｘ（ａ４＋
・、＋ｘａａ））））の如くである。ここに、ａ（、Ｘ
ａｌｌは定数、Ｘは入力変数、ｙは結果である。ｉｉｌ
ｏｘｉｌｍは定数であるが、プログラム毎に種々の値を
設定する必要がある。したがって、浮動小数点プロセッ
サ（ＦＰＵ）３の多項式演算命令を起動するには、入力
変数Ｘのみでなく、係数ａ　Ｑ　−ａゎも、基本プロセ
ッサ（ＢＰＵ）１から浮動小数点プロセッサ（ＦＰＵ）
３に与える必要がある。しかし、多項式演算命令のたび
に係数ａ（１−ａ、を与えるのは高速処理の妨げとなる
。係数３ｏｘ３．の値は、応用分野により数種に限定さ
れることが多く、応用分野毎に数種の係数固定多項式が
あればよい。これに対処する方法として、従来では、浮
動小数点プロセッサ（ＦＰＵ）３０制御記憶を書替え可
能とするために、書込可能な制御記憶装置（以Ｆ１制＃
記憶という。）（ＷＯ２）を用い、システム立上げ時に
磁気記憶装置５内にあらかじめ記憶しておいたＦＰＵ用
マイクロプログラムのパターンを制御記憶（ＷＯ２）に
ローディングし、このパターンを応用分野毎に変えるこ
とにより、応用分野に必要な固定係数の多項式命令を準
備することが知られている。

しかし、この方式では、固定係数が変わると、磁気記憶
装置５に記憶しておくパターンをその都度変えなければ
ならず、ダイナミックな変更をやろうとすると、磁気記
憶装置５内に同一容量の別のパターンを準備しておく必
要があるので、不経済なものとなる、また、応用分野サ
イドのプログラマからのさまざまの要求に従って、浮動
小数点プロセッサ（ＦＰＵ）３は新たにマイクロプログ
ラムのパターンを設計しなければならず、煩雑となるた
め実運用は困難である。

一方、基本プロセッサ（ＢＰＵ）１の外部レジスタ変更
命令で浮動小数点プロセッサ（ＦＰＵ）３の制御記憶（
ＷＯ２）の特定アドレスに主メモ！ｊ（ＭＳ）２内のテ
ーブルの内容を誓込むようにしてユーザサイドのプログ
ラマが自分の処理に適したマイクロプログラムを構築し
て使用することが考えられる。しかし、マイクロプログ
ラムの設計には、ハードウェアを熟知していなければな
らず、ユーザサイドのプログラマがマイクロプログラム
の変更を行うことは困難である。また、浮動小数点プロ
セッサ（ＦＰＵ）３側の都合によりマイクロプログラム
の変更が行われたとき、マイクロプログラムのアドレス
がずれると、制御記憶（ＷＯ２）に書込みを行っている
ソフトウェアプログラムの変更も必要となる欠点がある
。

さらに、浮動小数点プロセッサ（ＦＰＵ）３内の多項式
命令のだめのローカルメモリを設け、基本プロセッサ（
ＢＰＵ）１の外部レジスタ変更命令でローカルメモリ内
の予め定められた番地に次数ｎと係数ａＱ”−ａ、をセ
ットする方式がある。

この方式の欠点は、ローカルメモリを別に設けるためハ
ードウェアの増加が犬きくなることである。

一般に、浮動小数点プロセッサ（ＦＰＵ）３の内蔵ワー
クレジスタは数本であり、係数ａＱ−ｙａａを記憶する
には数十本のワークレジスタを必要とすることとなり、
ハードウェアの増加の割合は大きい。また、次数ｎをロ
ーカルメモリに記憶すると、多項式演算のマイクロプロ
グラムフローチャートは第２図のようにな如、次数ｎの
デクリメントのステップ１０４、次数ｎ＝Ｑかどうかの
判定ステップ１０５が必要になり、スピードがその分遅
くなるという欠点を有している。

〔発明の目的〕

本発明は、一つの命令によって応用分野のプログラマが
自己の所望の用途に適した多項式演算等の特殊な演算命
令をマイクロプログラムあるいはハードウェアの知識を
必要とすることなく容易に作り、それによって特殊演算
を実行しうるデータ処理装置を提供することを目的とす
る。

〔発明の概要〕

本発明は、付加処理装置（ＦＰＵ）の命令群の一つに、
特定命令（例えは多項式命令）の定義命令を追加し、二
つの定＃砧令を付加処理装置に実行させることにより、
付加処理装置が前記定義命令のオペランドとして与えら
れた特定命令の仕様（係数１次数等）に基づいて、前記
特定命令のマイクロプログラムに対応する書込可能な制
御記憶装置の内容を書替えるようにしたことを特徴とす
るものである。

〔発明の実施例〕

次に、本発明によるデータ処理装置の一実施例を図面に
基づいて説明する。

データ処理装置の概要 まず、本発明によるデータ処理装置の概要構成について
説明する。システムの形態としては、第１図に示す場合
と同様である。すなわち、同一ノ（ス８に主処理装置と
しての基本プロセッサ（ＢＰＵ）１、主メモ！Ｊ（ＭＳ
）２、付加処理装置としての浮動小数点プロセッサ（Ｆ
ＰＵ）３、磁気記憶装置（Ｆ／Ｄ）５が接続されている
。ただし、後述するように浮動小数点プロセッサ（ＦＰ
Ｕ）３は従来とは異なっている。この浮動小数点プロセ
ッサ（Ｆ’ＰＵ）３は基本プロセッサ（ＢＰＵ）１の起
動命令により起動され、転送された命令コードと入力デ
ータに基づいて特定の演算を実行する。

浮動小数点プロセッサ（ＦＰＵ）３の特定演算命令 浮動小数点プロセッサ（ＦＰＵ）３の特定演算命令とし
て、先に示した多項式の演算命令（以下ＰＯＬＹ命令と
いう。）、すなわち、 Ｙ”ａｏ＋Ｘ（ａ　ｌ＋Ｘ（ａ２＋Ｘ　（ａ３＋Ｘ　（
ａ４＋　−・”　＋　Ｘ　ａｎ））））・・・・・・・
・・（１） の演算を行うものとする。

第３図にＰＯＬＹ命令のフォーマットを示す。

第３図において、オペレーションコード（以下、オペコ
ード（ＯＰＣＯＤＥ）という。）はＰＯＬＹ命令にあた
ることを示す特定の（以下、ユニークという。）コード
パターンを有するものであり、第１オペランド（ＯＰＲ
ＡＮＤＩ）　は入力データである入力変数Ｘを示す。以
上のオペコードを浮動小数点プロセッサ（ＦＰＵ）３の
オペコードレジスタ（ＯＰＣＲ）１１　（第１１図）に
、次に第１オペランドをデータレジスタ（ＷＤＲ）６　
（第１１図）に基本プロセッサ（ＢＰＵ）１の外部レジ
スタ書替え命令（変更命令）に基づいて転送すると浮動
小数点プロセッサ（ＦＰＵ）３が起動され、その演算結
果データがデータレジスタ（ＲＤＲ）１３にセットされ
る。そして基本プロセッサ（ＢＰＵ）１が外部レジスタ
読出し命令を出力するとデータレジスタ（ＲＤＲ）４８
の内容がバス８を通じて基本プロセッサ（ＢＰＵ）１に
取込まれる。以上のＰＯＬＹ命令は第４図のフローに従
って実行さｒＱ） れる。第４図の各ブロック右上の数字はマイクロプログ
ラムのアドレスを示しており、例えば”、’２０２″″
の′／”は１６進数を示すものである。これらのアドレ
スのうち１２０２番地の命令のＪＵＭＰ先アドレスや、
７２１１〜７２１９番地のリテラル値は後述するＤＥＦ
ＩＮＥ命令によって変更される部分である。リテラル値
は前述の多項式（１）における係数ａｏ−ｆｉａのこと
である。第４図において、ＡＲ，３２はアキュムレータ
レジスタ（Ａレジスタともいう。）、ＥＲａｔはエグゼ
キュートレジスタを示している（第１１図参照）。

第５図は、次数ｎ＝２の実行後のＰＯＬＹ命令フローの
例であり、第２図の場合に比べ、ステップ短縮されてい
ることがわかる。

浮動小数点プロセッサ（ＦＰＵ）３の定義命令ＰＯＬＹ
命令はその内容を定義する命令（以下、ＤＥＦＩＮＥ命
令という。）を有しており、そのフォーマットを第６図
に示す。第６図において、オペコードはＤＥＦＩＮＥ命
令であることを示すユニークなコードパターンであシ、
第１オペランドは（１０） ＰＯＬＹ命令の次数ｎ１第２〜第９オペランドはＰＯＬ
Ｙ命令の係数ａｏ−ａｙを示す。基本プロセッサ（ＢＰ
Ｕ）１の外部レジスタ書替え命令により、上記オペコー
ドが浮動小数点プロセッサ（ＦＰＵ）３のオペコードレ
ジスタ（ＯＰＣＲ）１１に、次に第１〜第９オペランド
を順次データレジスタに転送すると、浮動小数点プロセ
ッサ（ＦＰＵ）３が起動されて第１〜第９オペランドの
内容に基づいてＰ　ＯＬ　Ｙ命令のマイクロプログラム
中の係ａ　ａ　ｏ　”　ａ　ｍのパターンや分岐先フィ
ールドのパターンが変更される。このように、係数のパ
ターンを変更するだけでなく、マイクロプログラムの分
岐先フィールドのパターンを変更することにより、特定
命令を実行しようとするときにマイクロプログラムのル
ートが最適となるように制御記憶（ＷＣ８）４を書替え
ることにより処理の高速化を図ることができる。

ここで第７図および第８図にＤＥＦＩＮＥ命令のマイク
ロフローを示しておく。７３０２番地〜７３１９番地ま
では７２０２番地のＪＵＭＰ先ア（１１） ドレスのピットパターンを書込み、７３２０番地〜７３
３７番地までは７２１１番地〜／２１８番地までのマイ
クロ命令中のリテラル値を書込む。

第９図は、ＤＥＦＩＮＥ命令実行前のＰＯＬＹ命令の格
納されているアドレスの１ｌｌＪ御記憶（ＷＣＳ）４の
内容を示す。×××は内容が不安定であることを示す。

第１０図は、ＤＥＦＩＮＥ命令実行後のＰＯＬＹ命令の
格納されているアドレスの制御記憶（ＷＣ８）４の内容
を示す。使用する部分のみ内容が確定している。

浮動小数点プロセッサ（ＦＰＵ）３ 第１１図に浮動小数点プロセッサ（Ｆ’ＰＵ）　３のハ
ードウェアを示す。基本プロセッサ（ＢＰＵ）１から転
送される命令のオペコードはオペコードレジスタ（ＯＰ
ＣＲ）１１にセットされ、ジャンプ先テーブルメモリ（
ＪＭＰ　ＲＯＭ）１２によりマイクロプログラムの先頭
アドレスが生成される。

また転送データは書込みデータレジスタ（ＷＤＲ’）６
に格納される。

ジャンプ先テーブルメモリ（ＪＭＰ　ＲＯＭ）１２（１
２） への入力が１）ＥＦＩＮＥ命令（第５図）のパターンで
ある場合１．ＤＥＦＩＮ）ｉ：　ｋ５令のマイクロプロ
グラムが制御記憶（ＷＣ８）４から順次読出され、必要
なデータがＷＣＳアドレスレジスタ（ＷｃｓＡａ）４４
、ＷＣ８入カレジスタ（ＷＣ８ＩＲ）４１、およびマイ
クロ命令レジスタ（ＩＶ　ＩＲ）４２のデニタ格納用の
ブロック（第８図４２０，４２１．４２２）を指定する
ブロック指定レジスタ（ＢＬＯＣＫ）４７にセットされ
た後、ＷＣ８書込みモードフリップフロップ（Ｆ’Ｆ）
２００がセットされ、制御記憶（Ｗｃｓ）４への誉込み
が行われる。この動作は制御記憶（ＷＣ８）４に設けら
れた書込制御部（ＷＣ）４によって制御される。

なお、８１はアドレスバス、８２は命令データバスであ
る。

書込制御部（ＷＣ） 第１２図に制御記憶（ＷＣ８）とその書込制御部（ＷＣ
）を示す。この書込制御部（ＷＣ）はデコーダ４７０、
ライトイネーブルゲート４７１〜４７４、およびＷＣ８
人カゲート４１０、ＷＣ８（１３） 出力ゲート４１１よ多構成きれる。そして書込制御部（
ＷＣ）はマイクロプログラムにより動作するが、マイク
ロ命令レジスタ（ｌＶ［ＩＲ）４２におけるマイクロ命
令のビットフィールドは第１３図に示すように４つのブ
ロック４２０，４２１゜４２２．４２３に分けられてお
り、これらのブロックに対応してライトイネーブルゲー
トが４７１〜４７４の４つ設けられている。すなわち、
ブロック４２０はライトイネーブルゲート４７１〜４７
４の開閉や演算部（エクゼキュートレジスタ（ＥＲ）３
１、アキュムレータレジスタ（ＡＲ）３２、ＡＬＵ３３
　）の制御ビットを格納するフィールドである。ブロッ
ク４２１はリテラル値（多項式の係数ａＱ−ａ、）ビッ
トを格納するフィールドである。このように、マイクロ
プログラム中に係数ａ６−ａ、を埋込むようにしたこと
により、従来のように処理の高速化を目的とした特別の
定数テーブルを格納するレジスタをもたなくても処理で
きるという利点がある。

ブロック４２２は次のアドレス（ＮＥＸＴ　ＡＤＤＲ）
（１４） を格納するフィールド、４２３は条件９分岐。

ＪＵＭＰ先アドレスを格納するフィールドである。

次に、第１４図の書込みマイクロプログラムサブルーチ
ンのフローチャートに従って、書込制御動作を説明する
。まず、曹替えるべきマイクロ命令の制御記憶（ＷＣ８
）４におけるアドレスをＷＣＳアドレスレジスタ（ＷＣ
！５ＡＩ（）　４４にセットする。次に、そのビットフ
ィールドをブロック指定レジスタ（ＢＬＯＣＫ）４７に
セットする。ブロック指定レジスタ（ＢＬＯＣＫ）４７
の出力はデコーダ（ＤＥＣ）４７０に接続され、その出
力はライトイネーブルゲート４７１〜４７４に接続され
ている。

次に、書替えるビットパターンをＷＣ８入カレシスタ（
ＷＣ８ＩＲ）４１にセットし、次のステップで書込みモ
ードフリップ７０ツブ（ＦＦ）２００をセットする。こ
のステップでマイクロ命令レジスタ（ＭＩＲ）４２の出
力をデコーダ（ＤＥＣ）４３によシブコードすると、ラ
イトイネーブル信号４００がＯＮとなり、書込みモード
フリップフ（１５） ロッゾ（ＦＦ）２００がクロック信号１００によってセ
ットされる。セット信号２０１および２０２はＷＣ８入
カゲート４１０を開き、ＷＣ８出力グー）４１１を閉じ
、ＷＣＳアドレスセレクタ（ＳＥＬ）４５をＷＣＳアド
レスレジスタ（ＷＣ８ＡＲ）４４側にする。また、ＷＣ
Ｓライトイネーブルゲー）４７１，４７２，４７３，４
７４を開く。このようにして、制御記憶（ＷＣ８）４へ
の書込みが行われる。書込みモードフリップフロップ（
ＦＦ）２００は１マシンサイクルで反転し、ＷＣ８入力
ゲート４１０を閉じ、ＷＣ８出力ゲート４１１を開き、
ライトイネーブルゲート４７１．４７２，４７３，４７
４を閉じ、セレクタ（ＳＥＬ）４５をマイクロ命令レジ
スタ（ＭＩＲ）４２出力側にして、次のサイクルでマイ
クロ命令レジスタ（ＭＩＲ）４２０次のアドレスに対応
するアドレスの制御記憶（ＷＣ８）４の内容を読出す。

〔発明の効果〕

以上述べた如く、本発明によれば、付加処理装（１６） 置が自己の命令群のうち少なくとも一つの命令に書込可
能な制御記憶装置に格納されているマイクロ命令の一部
または全部を変更する命令を含んでおシ、変更命令が出
されたとき書込制御装置の制御によりマイクロ命令が書
替えられるため、応用分野のプログラマがマイクロプロ
グラムあるいはハードウェアの知識を有していなくとも
、自己の用途に最適な多項式命令等の特殊演算命令を容
易に作ることができ、その命令によってデータの処理が
可能となる。

【図面の簡単な説明】

第１図は追加プロセッサ方式のデータ処理装置の概要を
示すブロック図、第２図はローカルメモリを用いた場合
のマイクロプログラムのフローチャート、第３図は本発
明において用いられるＰＯＬＹ命令のフォーマットを示
す説明図、第４図はＰＯＬＹ命令のフローチャート、第
５図は変更命令実行後のＰＯＬＹ命令のフローチャート
、第６図はＤＥＦＩＮＥ命令のフォーマットを示す説明
図、第７図はＤＥＦＩＮＥ命令のマイクロフロー（１７
） を示すフローチャート、第８図は第７図につづくマイク
ロフローを示すフローチャート、第９図はｆ）ＥＦＩＮ
Ｅ命令実行前のＰＯＬＹ命令に関する制御記憶の内存を
示す説明図、第１０図はその命令実行後の説明図、第１
１図は浮動小数点プロセッサ（ＦＰＵ）のハードウェア
を示すブロック図、第１２図はＷＣ８書込制御部（ＷＣ
）を示すブロック図、第１３図はＭＩＲのブロックを示
す説明図、第１４図は書込みマイクロプログラムサブル
ーチンのフローチャートである。 １・・・基本プロセッサ（ＢＰＵ）、３・・・浮動小数
点プロセッサ（ＦＰＵ）、４・・・書込可能な制御記憶
装置（ＷＣ８）、８・・・バス、４２・・・マイクロ命
令レジスタ（ＭＩＲ）、４１０・・・ＷＣＳＣＳデカゲ
ート１１・・・ＷＣ８出力ゲート、４７０・・・デコー
ダ、４７１〜４７４・・・ライトイネーブルゲート。 代理人　弁理士　鵜沼辰之 （１８） 茅１　図 ／ 第２　目 茅３　目 茅５　月 ＄４　固

Claims (1)

【特許請求の範囲】
1. １、命令コードと入力データをバスを通じて転送する主
   処理装置と、書込可能な制御記憶装置を有して前記転送
   された命令コードと入力データに基づいて前記主処理装
   置とは異なる特定の演算を行ない、その演算結果データ
   を前記バスを通じて主処理装置に転送する付加処理装置
   とを備え、前記付加処理装置は自己の命令群のうちの少
   なくとも一つの命令に前記書込可能な制御記憶装置に格
   納されているマイクロ命令の一部または全部を変更する
   命令を含み、前記主処理装置からの命令が前記変更命令
   である場合に前記マイクロ命令の一部または全部を変更
   する命令を出力して前記マイクロ命令を書替える書込制
   御装置を備えたことを特徴とするデータ処理装置。