JPS60196880A - 描画デ−タ演算回路制御方式 - Google Patents
描画デ−タ演算回路制御方式Info
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- JPS60196880A JPS60196880A JP59053174A JP5317484A JPS60196880A JP S60196880 A JPS60196880 A JP S60196880A JP 59053174 A JP59053174 A JP 59053174A JP 5317484 A JP5317484 A JP 5317484A JP S60196880 A JPS60196880 A JP S60196880A
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—Two-dimensional [2D] image generation
- G06T11/20—Drawing from basic elements
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ラスター・スキャン型の図形表示装置に適し
た描画データ演算制御方式に関する。
た描画データ演算制御方式に関する。
（従来技術）
ラスター・スキャン型図形表示装置は、ホストコンピュ
ータから受取った始点座標と終点座標により規定される
線ベクトルの集合からなる図形データを描画データ演算
部によりドツト信号に変換し、これに輝度や色彩を加え
た上でＣＲＴモニタに図形として表示するものである。
ータから受取った始点座標と終点座標により規定される
線ベクトルの集合からなる図形データを描画データ演算
部によりドツト信号に変換し、これに輝度や色彩を加え
た上でＣＲＴモニタに図形として表示するものである。
この描画データ演算部は、図形データから描画データに
変換する中心部をなすものであって、これの演算スピー
ド如何が図形表示装置の性能を大きく左右する。
変換する中心部をなすものであって、これの演算スピー
ド如何が図形表示装置の性能を大きく左右する。
このため、描画データ演算部は、高速演算処理を行なう
ことができるマイクロプロセッサにより構成されるが、
このようなプロセッサは高価で、コストがかかるという
問題があった。
ことができるマイクロプロセッサにより構成されるが、
このようなプロセッサは高価で、コストがかかるという
問題があった。
このような問題を解消するため、安価なマイクロプロセ
ッサを複数用いてマルチプロセッサ方式により描画デー
タ演算部を構成することが提案されている。この方式に
よれば、低いコストにより高速処理が可能な描画データ
演算部を実現することが可能となるが、描画データ演算
部を構成する各マイクロプロセッサは、それぞれ画像形
成領域が固定されているため、表示すべき線分がいかに
短いものであっても、これが２つの画像形成領域に跨が
る場合には、この２つの画像形成領域分の演算を実行せ
ねばならず、結果として描画速度の向上を望むことがで
きないという問題があった。
ッサを複数用いてマルチプロセッサ方式により描画デー
タ演算部を構成することが提案されている。この方式に
よれば、低いコストにより高速処理が可能な描画データ
演算部を実現することが可能となるが、描画データ演算
部を構成する各マイクロプロセッサは、それぞれ画像形
成領域が固定されているため、表示すべき線分がいかに
短いものであっても、これが２つの画像形成領域に跨が
る場合には、この２つの画像形成領域分の演算を実行せ
ねばならず、結果として描画速度の向上を望むことがで
きないという問題があった。
（目的）
本発明はこのような問題に鑑み、描画データ演算部を複
数の描画演算回路により構成するとともに、各描画演算
回路を図形データに対応させて相互に有機的に接続し、
もって画像形成領域に跨がる図形をも速い速度で描画す
ることができる描画データ演算回路制御方式を提供する
ことを目的とする。
数の描画演算回路により構成するとともに、各描画演算
回路を図形データに対応させて相互に有機的に接続し、
もって画像形成領域に跨がる図形をも速い速度で描画す
ることができる描画データ演算回路制御方式を提供する
ことを目的とする。
（構成）
そこで、以下に本発明の詳細を図示した実施例に基づい
て説明する。
て説明する。
第１図は、ラスター中スキャン型図形表示装置に適用さ
れた本発明の実施例を示す装置のブロック図であって、
図中符号ｌは、ホストコンピュータ２からの図形データ
をインタフェイス３を介して後述する描画演算部４へ入
出力するチャンネルプロセッサで、図形データを後述す
る描画データ演算部４を構成する複数の描画演算回路５
１〜５１６に振分けるように構成されている。４は、本
発明の特徴部分をす描画データ演算部で、４×４＝１６
個の描画演算回路５１〜５１６からなり、それぞれの入
力端子はデータバス６に、出力端子は出力用データ八ス
フに並列に接続されている。描画演算回路は、第２図に
示゛したように、それぞれＸ方向アドレスとＹ方向アド
レスからなる自己アドレス（Ｐｘ、、 Ｐｌｌ ） ＝
（０、０）、（０、１）・・・・（３，３）を持ち、
Ｘアドレス空間を行、Ｙアドレス空間 を列としてアド
レス空間を形成して２次元の広がりを持つ演算ブロック
を構成している。この演算ブロックは１表示画面アドレ
ス空間を１６等分して表示画面のアドレス空間Ｇｘ（ｇ
８羽〜＋１１１） 、ＧＹ （８８羽〜１１１１）の演
算をカバーし、同時にＸメジャー、つまり表示すべき線
分のＸ成分ΔＸとＹ成分ΔＹを比較して、ΔＸが大きい
ときに列方向の描画演算回路をグループ化して列構成を
取り（同図口）、またＹメジャー、つまりΔＹが大きい
ときに行方向の描画演算回路をグループ化して新構成を
取り（同図へ）、１ブロツクにつき４ドツト分のドツト
信号を演算記憶するとともに、読出し信号により表示画
面アドレス空間のアドレス順に読出すように構成されて
いる。
れた本発明の実施例を示す装置のブロック図であって、
図中符号ｌは、ホストコンピュータ２からの図形データ
をインタフェイス３を介して後述する描画演算部４へ入
出力するチャンネルプロセッサで、図形データを後述す
る描画データ演算部４を構成する複数の描画演算回路５
１〜５１６に振分けるように構成されている。４は、本
発明の特徴部分をす描画データ演算部で、４×４＝１６
個の描画演算回路５１〜５１６からなり、それぞれの入
力端子はデータバス６に、出力端子は出力用データ八ス
フに並列に接続されている。描画演算回路は、第２図に
示゛したように、それぞれＸ方向アドレスとＹ方向アド
レスからなる自己アドレス（Ｐｘ、、 Ｐｌｌ ） ＝
（０、０）、（０、１）・・・・（３，３）を持ち、
Ｘアドレス空間を行、Ｙアドレス空間 を列としてアド
レス空間を形成して２次元の広がりを持つ演算ブロック
を構成している。この演算ブロックは１表示画面アドレ
ス空間を１６等分して表示画面のアドレス空間Ｇｘ（ｇ
８羽〜＋１１１） 、ＧＹ （８８羽〜１１１１）の演
算をカバーし、同時にＸメジャー、つまり表示すべき線
分のＸ成分ΔＸとＹ成分ΔＹを比較して、ΔＸが大きい
ときに列方向の描画演算回路をグループ化して列構成を
取り（同図口）、またＹメジャー、つまりΔＹが大きい
ときに行方向の描画演算回路をグループ化して新構成を
取り（同図へ）、１ブロツクにつき４ドツト分のドツト
信号を演算記憶するとともに、読出し信号により表示画
面アドレス空間のアドレス順に読出すように構成されて
いる。
第３図は、前述した描画演算回路の一実施例を示すもの
であって、描画演算回路は、図形データをドツト信号に
変換する描画プロセッサＰ？Ｌ（ｎ＝１−１５）と、こ
れを格納する画像メモリＭル（ｎ＝ １〜１５）から構
成されている。描画プロセッサＰ−ｂ は、中央処理部
をなすＣＰＵと、演算の手順を格納する記憶回路からな
り、データバスからの図形データがＸメジャーかＹメジ
ャーかにより列構成か新構成のいづれを形成するかを判
断し、同時に図形データの始点塵＃Ｊ（ＩＸ、ＩＹ）に
より各グループが担当する表示画面アドレス空間上のア
ドレスを決定し、演算結果であるドツト信号、ドツト信
号を格納するアドレス、及び書込み信号を画像メモリＭ
ルに出力するように構成されている・ 画像メキリＭ？Ｌは、描画プロセッサＰルが分担する画
像領域に相当する記憶容量を持つＲＡＭと、これへの書
込み、読出しを管理するメモリ制御回路からなり、第４
図に示したようにＸ方向アドレスとＹ方向アドレスの２
次元構成の自己アドレスを持ち、表示画面アドレス空間
に対して第５ ″図に示したように描画プロセッサＰの
Ｘ方向アドレス、もしくはＹ方向アドレスの数４だけ飛
ばして表示画面アドレス空間全域に離散的に配列し。
であって、描画演算回路は、図形データをドツト信号に
変換する描画プロセッサＰ？Ｌ（ｎ＝１−１５）と、こ
れを格納する画像メモリＭル（ｎ＝ １〜１５）から構
成されている。描画プロセッサＰ−ｂ は、中央処理部
をなすＣＰＵと、演算の手順を格納する記憶回路からな
り、データバスからの図形データがＸメジャーかＹメジ
ャーかにより列構成か新構成のいづれを形成するかを判
断し、同時に図形データの始点塵＃Ｊ（ＩＸ、ＩＹ）に
より各グループが担当する表示画面アドレス空間上のア
ドレスを決定し、演算結果であるドツト信号、ドツト信
号を格納するアドレス、及び書込み信号を画像メモリＭ
ルに出力するように構成されている・ 画像メキリＭ？Ｌは、描画プロセッサＰルが分担する画
像領域に相当する記憶容量を持つＲＡＭと、これへの書
込み、読出しを管理するメモリ制御回路からなり、第４
図に示したようにＸ方向アドレスとＹ方向アドレスの２
次元構成の自己アドレスを持ち、表示画面アドレス空間
に対して第５ ″図に示したように描画プロセッサＰの
Ｘ方向アドレス、もしくはＹ方向アドレスの数４だけ飛
ばして表示画面アドレス空間全域に離散的に配列し。
表示画面アドレスの１つが画像メモリＭ１〜Ｍ１６の１
つのアドレスに対応するように構成されている。
つのアドレスに対応するように構成されている。
なお、図中符号８は、描画演算部４からの信号の属性を
付加するカラーテーブル、９は、カラーテーブル８から
出力された信号をアナログ信号に変換してＣＲＴモニタ
１０に出力するＤ−Ａ変換器をそれぞれ示している。
付加するカラーテーブル、９は、カラーテーブル８から
出力された信号をアナログ信号に変換してＣＲＴモニタ
１０に出力するＤ−Ａ変換器をそれぞれ示している。
次にこのように構成した装置の動作を第６図に示したフ
ローチャート及び表１、表２に基づいて説明する。
ローチャート及び表１、表２に基づいて説明する。
［Ｘメジャーの線分について（表Ｄ］
図形データとして始点座標（Ｘｏ ＝５ 、 Ｖｏ ＝
６）、終点座標（Ｘｔ ＝ｌＯ、ｙ、＝９）により規定
される線分が入力すると、全ての描画演算回路５１〜５
１６は、スタート後、描くべき線分を表−わす始点塵ｍ
（Ｘｏ 、Ｙｏ）＝ （Ｉｘ 、ＩＹ）と終点座機（
Ｘｔ 、 Ｖｔ ） ＝ （Ｊｘ 、 ＪＹ、）を読込
む。この例の場合には、ΔＸ ＝ｘ、−ＸＯ＝５＞ΔＹ
＝Ｙ＋ Ｙ＝３であるからＸメジャーであると判定し、
各描画演算回路はルーチンＡを選択する。この時点で、
全てのプロセンサは、列方向に並ぶ４個のプロセウサ毎
、つまりＰ、−Ｐ４．Ｆ’５〜ＰＩｌｌ ＋ Ｐ９〜Ｐ
＋２．Ｐ□３〜ＰＩ６毎にグループエ〜ＩＶを形成して
列構成を取る。
６）、終点座標（Ｘｔ ＝ｌＯ、ｙ、＝９）により規定
される線分が入力すると、全ての描画演算回路５１〜５
１６は、スタート後、描くべき線分を表−わす始点塵ｍ
（Ｘｏ 、Ｙｏ）＝ （Ｉｘ 、ＩＹ）と終点座機（
Ｘｔ 、 Ｖｔ ） ＝ （Ｊｘ 、 ＪＹ、）を読込
む。この例の場合には、ΔＸ ＝ｘ、−ＸＯ＝５＞ΔＹ
＝Ｙ＋ Ｙ＝３であるからＸメジャーであると判定し、
各描画演算回路はルーチンＡを選択する。この時点で、
全てのプロセンサは、列方向に並ぶ４個のプロセウサ毎
、つまりＰ、−Ｐ４．Ｆ’５〜ＰＩｌｌ ＋ Ｐ９〜Ｐ
＋２．Ｐ□３〜ＰＩ６毎にグループエ〜ＩＶを形成して
列構成を取る。
各グループを形成するプロセッサは、自己アドレスのＸ
成分Ｐ８と、始点座標のＸ成分の下位２ピツ） Ｉ Ｘ
Ｌとの差Ｂ ＝ Ｐ ｘ Ｉ ＸＬを算出して初期状態
の演算ブロックにおける各グループの始点座標のＸ軸上
の位置のずれをめ、同時にグループの個数４をプラスし
て負の値の発生を修正する。
成分Ｐ８と、始点座標のＸ成分の下位２ピツ） Ｉ Ｘ
Ｌとの差Ｂ ＝ Ｐ ｘ Ｉ ＸＬを算出して初期状態
の演算ブロックにおける各グループの始点座標のＸ軸上
の位置のずれをめ、同時にグループの個数４をプラスし
て負の値の発生を修正する。
この補正は、表示アドレス原点より左側に座標アドレス
が設定されている場合に、表示アドレス空間内移動させ
るための操作である。これにより、各グループが担当す
る第１回目における描画ドツトの相対Ｘ方向アドレス、
つまり始点座標のＸ成分を始点としたときに各グループ
が配列されるアドレス、及び各グループが担当する演算
順序がめられる。描画ドツトの相対Ｘ方向アドレスを算
出し終った時点で、各グループ毎のプロセッサは、自己
の属するプロセッサグループにおけるＹ方向ノ変化量Ｅ
ｌ ＝ＡＹ ／ΔＸ ＠Ｂ２ ＋ ０ 、５を算出し、
その整数部Ｅｉを始点座標のＹ成分Ｉに加算して各グル
ープのＹ座標Ｇｙｏを決定し、小数部Ｅｓを積残し分と
して記憶する。各グループに属するプロセッサは、自己
のプロッセサアドレスのＹ成分が前記工程によりめたＹ
座標の下位２ピツ） Ｇ（ｏＬに一致するか、否かを検
出する。一致したプロッセサＰ＋ 、 Ｐ＋２ 、 Ｐ
７ 、 Ｐ＋６は（第７図）、自己に付属する画像メモ
リＭ１、Ｍ１２、Ｍ７ 、ＭＩ６に書込み信号を出力し
、表示画面アドレス空間を形成するアドレス（２、２）
、（ｌ、１）、（１、ｌ）、（１、ｌ）に画像ドツト信
号を記憶する。
が設定されている場合に、表示アドレス空間内移動させ
るための操作である。これにより、各グループが担当す
る第１回目における描画ドツトの相対Ｘ方向アドレス、
つまり始点座標のＸ成分を始点としたときに各グループ
が配列されるアドレス、及び各グループが担当する演算
順序がめられる。描画ドツトの相対Ｘ方向アドレスを算
出し終った時点で、各グループ毎のプロセッサは、自己
の属するプロセッサグループにおけるＹ方向ノ変化量Ｅ
ｌ ＝ＡＹ ／ΔＸ ＠Ｂ２ ＋ ０ 、５を算出し、
その整数部Ｅｉを始点座標のＹ成分Ｉに加算して各グル
ープのＹ座標Ｇｙｏを決定し、小数部Ｅｓを積残し分と
して記憶する。各グループに属するプロセッサは、自己
のプロッセサアドレスのＹ成分が前記工程によりめたＹ
座標の下位２ピツ） Ｇ（ｏＬに一致するか、否かを検
出する。一致したプロッセサＰ＋ 、 Ｐ＋２ 、 Ｐ
７ 、 Ｐ＋６は（第７図）、自己に付属する画像メモ
リＭ１、Ｍ１２、Ｍ７ 、ＭＩ６に書込み信号を出力し
、表示画面アドレス空間を形成するアドレス（２、２）
、（ｌ、１）、（１、ｌ）、（１、ｌ）に画像ドツト信
号を記憶する。
このようにして、第１回目の描画アドレスの算出が終了
すると、と述の過程で決定されたプロセッサグループの
動作順、つまり配列順ＩＩ→ｍ→■→工を保持して線ベ
クトルの次の部分の算出に入る。
すると、と述の過程で決定されたプロセッサグループの
動作順、つまり配列順ＩＩ→ｍ→■→工を保持して線ベ
クトルの次の部分の算出に入る。
すなわち各グループを構成しているプロセッサは、その
担当するＸ座標を４（ｕｌｌＬｌｌＬ）だけ右方向にず
らせてＸ座ｅ（Ｇ ｘｔを決定し、同時にこのＸ座標Ｇ
ｘｌが終点座標のＸ成分Ｊｘを過えるか、否かを検定す
る。このとき、Ｘの終点座標Ｊｘを過えるグループＩ、
■のプロッセサは、演算を中止する。一方、終点座標と
一致するか、左側に存在するグループｒｒ 、 ｍは、
移動後のＹ座標の増加分Ｅ ｙ つまり、４・ΔＹ／Δ
Ｘ＋０．５を算出する。このＥｉの整数部は、前回の工
程でめたＹ座標ＧＹＯに加算され、グループＩＩ 、
ｍが担当するＹ座標が決定する。このＸ、Ｙ方向アドレ
スＧｘ、、ＧＹ、は、ここを受持つ画像メモリＭ５、Ｍ
ＩＯのアドレス（２、２）、（２、２）に書込まれる。
担当するＸ座標を４（ｕｌｌＬｌｌＬ）だけ右方向にず
らせてＸ座ｅ（Ｇ ｘｔを決定し、同時にこのＸ座標Ｇ
ｘｌが終点座標のＸ成分Ｊｘを過えるか、否かを検定す
る。このとき、Ｘの終点座標Ｊｘを過えるグループＩ、
■のプロッセサは、演算を中止する。一方、終点座標と
一致するか、左側に存在するグループｒｒ 、 ｍは、
移動後のＹ座標の増加分Ｅ ｙ つまり、４・ΔＹ／Δ
Ｘ＋０．５を算出する。このＥｉの整数部は、前回の工
程でめたＹ座標ＧＹＯに加算され、グループＩＩ 、
ｍが担当するＹ座標が決定する。このＸ、Ｙ方向アドレ
スＧｘ、、ＧＹ、は、ここを受持つ画像メモリＭ５、Ｍ
ＩＯのアドレス（２、２）、（２、２）に書込まれる。
このようにして各グループをＸ方向に４ピントずつ移動
させながら終点座標を過えるまで計算を行なう。
させながら終点座標を過えるまで計算を行なう。
［Ｙメジャーの線分について（表２）］図形データとし
て始点座標（Ｘｏ＝３．ｙ＝３）、終点座標（ｘｔ ＝
６．ｙｔ ＝ｓ）により規定される線分が入力されると
、全ての描画演算回路５１〜５１６は、スタート後、描
くべき線分の始点座標（Ｘｏ、Ｖｏ）と終点座標（ｘｔ
、ｙｔ）を読込む。この例の場合には、Δｘ＝３くΔＹ
＝５であるからＹメジャーであると判定し、各描画演算
回路はルーチンＢを選択する。この時点で、各プロセッ
サは、行方向に並ぶ４個のプロセッサ毎つまり、［Ｐ＋
＋ Ｐ５ ＋ Ｐ９１ Ｐ＋３］ ＋［Ｐ２ 、 Ｐ
ａ 、 Ｐｒｏ 、 Ｐｔ。］ 、［Ｐ３ ＋Ｐ７ 。
て始点座標（Ｘｏ＝３．ｙ＝３）、終点座標（ｘｔ ＝
６．ｙｔ ＝ｓ）により規定される線分が入力されると
、全ての描画演算回路５１〜５１６は、スタート後、描
くべき線分の始点座標（Ｘｏ、Ｖｏ）と終点座標（ｘｔ
、ｙｔ）を読込む。この例の場合には、Δｘ＝３くΔＹ
＝５であるからＹメジャーであると判定し、各描画演算
回路はルーチンＢを選択する。この時点で、各プロセッ
サは、行方向に並ぶ４個のプロセッサ毎つまり、［Ｐ＋
＋ Ｐ５ ＋ Ｐ９１ Ｐ＋３］ ＋［Ｐ２ 、 Ｐ
ａ 、 Ｐｒｏ 、 Ｐｔ。］ 、［Ｐ３ ＋Ｐ７ 。
ＦＩＬ・Ｐ１５］ ・ ［Ｐ４．Ｐａ・Ｐ＋２・Ｐ１６
］によりグループ■゛〜■°からなる行構成を取る。
］によりグループ■゛〜■°からなる行構成を取る。
各グループを形成するプロセッサは、自己アドレスのＹ
成分ＰＹと、始点座標のＹ成分の下位２ビ、トＩ、Ｌと
の差Ｂ ＝ ｐ ｖ ｒ ＹＬを算出し、これにグルー
プの個数４を足して、マイナス値を補正する。すなわち
、計算上、始点座標より下側に座標アドレスが設定され
ている場合には、これを正規の座標に修正する。これに
より、各グループのプロセッサは、自己が担当する第１
回目における描画ドツトのＹ方向アドレスＧイ０を決定
する。描画ドツトのＹ方向アドレスを算出し終った時点
で、各グループのプロセッサは、各グループにおけるＸ
方向の変化量Ｅｘ＝ΔＸ／ΔＹ・Ｂ２＋０．５を算出し
、その整数部Ｅｉを始点座標のＸ成分工。に加算して各
グループのＸ座標Ｇｘｏを決定し、小数部Ｅｓを積残し
分として記憶する。各グループに属するプロセッサは、
自己のアドレスのＸ成分Ｐｘが前記工程によりめたＸ座
標の下位２ビツトＧ ＸＯＬ に一致するか、否かを検
出する。一致したプロッセサＰ１．Ｐ２．Ｐ７ 、Ｐｅ
ａは（第８図）、ぞれぞれに付属する画像メモリＭｒ
、Ｍ２ 、Ｍ？ 、Ｍ＋ａに書込み信号を出力し、この
表示画面アドレス空間を担当する画像メモリＭ＋ 、Ｍ
２ 、Ｍ７ 、Ｍ＋ａのアドレス（１、１）、（１、ｌ
）、（１，１，）、（０、Ｏ）に画像ドツト信号を出力
する。
成分ＰＹと、始点座標のＹ成分の下位２ビ、トＩ、Ｌと
の差Ｂ ＝ ｐ ｖ ｒ ＹＬを算出し、これにグルー
プの個数４を足して、マイナス値を補正する。すなわち
、計算上、始点座標より下側に座標アドレスが設定され
ている場合には、これを正規の座標に修正する。これに
より、各グループのプロセッサは、自己が担当する第１
回目における描画ドツトのＹ方向アドレスＧイ０を決定
する。描画ドツトのＹ方向アドレスを算出し終った時点
で、各グループのプロセッサは、各グループにおけるＸ
方向の変化量Ｅｘ＝ΔＸ／ΔＹ・Ｂ２＋０．５を算出し
、その整数部Ｅｉを始点座標のＸ成分工。に加算して各
グループのＸ座標Ｇｘｏを決定し、小数部Ｅｓを積残し
分として記憶する。各グループに属するプロセッサは、
自己のアドレスのＸ成分Ｐｘが前記工程によりめたＸ座
標の下位２ビツトＧ ＸＯＬ に一致するか、否かを検
出する。一致したプロッセサＰ１．Ｐ２．Ｐ７ 、Ｐｅ
ａは（第８図）、ぞれぞれに付属する画像メモリＭｒ
、Ｍ２ 、Ｍ？ 、Ｍ＋ａに書込み信号を出力し、この
表示画面アドレス空間を担当する画像メモリＭ＋ 、Ｍ
２ 、Ｍ７ 、Ｍ＋ａのアドレス（１、１）、（１、ｌ
）、（１，１，）、（０、Ｏ）に画像ドツト信号を出力
する。
このようにして、第１回目の描画アドレスの算出を終了
すると、上述の過程での各グループのＹ座標の大きさの
順ＩＶ４Ｉ−１１→■を動作順として次の部分の算出工
程に入る。
すると、上述の過程での各グループのＹ座標の大きさの
順ＩＶ４Ｉ−１１→■を動作順として次の部分の算出工
程に入る。
すなわち各グループは、第１回目に担当していたＹ座標
Ｇイ０を４（ｕｌ’［ＬＫｕ）だけ上方向にずらせ、こ
れが終点座標のＹ成分ＪＹを過えるか、否かを検定する
。この検定の結果、終点座標ＪＹを過えるグループＩＩ
、 ｍは、以後の演算を中止し、他方、終点座標と一
致するか、下側に存在するグループＩ、■は、移動後の
Ｘ方向の増加分Ｅｆ、＝Ｅ５＋４ΔＸ／ΔＹを算出する
。このＥｘの整数部Ｅｉは、前回の工程によりめられた
Ｘ座標ＧＸｏに加算され、グループＩ、ｒ１７のプロッ
セサＰ９、Ｐ８が担当する画面上のアドレスを受持つ画
像メモリＭｅ、ＭＢのアドレス（１，２）、（１、ｌ）
にドツト信号として書込まれる。
Ｇイ０を４（ｕｌ’［ＬＫｕ）だけ上方向にずらせ、こ
れが終点座標のＹ成分ＪＹを過えるか、否かを検定する
。この検定の結果、終点座標ＪＹを過えるグループＩＩ
、 ｍは、以後の演算を中止し、他方、終点座標と一
致するか、下側に存在するグループＩ、■は、移動後の
Ｘ方向の増加分Ｅｆ、＝Ｅ５＋４ΔＸ／ΔＹを算出する
。このＥｘの整数部Ｅｉは、前回の工程によりめられた
Ｘ座標ＧＸｏに加算され、グループＩ、ｒ１７のプロッ
セサＰ９、Ｐ８が担当する画面上のアドレスを受持つ画
像メモリＭｅ、ＭＢのアドレス（１，２）、（１、ｌ）
にドツト信号として書込まれる。
このようにして、ｌフレーム分の全ての図形データにつ
いての演算が終了すると、読出し信号に同期して各描画
演算回路の画像メモＩＪＭ、〜Ｍ１６は、対応する表示
画面アドレスの順序に基づいて読出しが開始され、対応
するラスターの色彩や輝度を制御して入力された図形デ
ータに対応する図形をＣＲＴ上に描く。
いての演算が終了すると、読出し信号に同期して各描画
演算回路の画像メモＩＪＭ、〜Ｍ１６は、対応する表示
画面アドレスの順序に基づいて読出しが開始され、対応
するラスターの色彩や輝度を制御して入力された図形デ
ータに対応する図形をＣＲＴ上に描く。
なお、上述した実施例においては、描画演算回路を４×
４個のプロセッサにより構成したが、ＭＸＮ（だだし、
Ｍ、Ｎは、２以上の任意の整数）個の描画回路を用い、
表示画面アドレス空間を（ＭｘＮ）ｘ （ＭｘＮ）に分
割することができる。
４個のプロセッサにより構成したが、ＭＸＮ（だだし、
Ｍ、Ｎは、２以上の任意の整数）個の描画回路を用い、
表示画面アドレス空間を（ＭｘＮ）ｘ （ＭｘＮ）に分
割することができる。
（効果）
以上、説明したように本発明によれば、描画データ演算
部を複数の描画演算回路に分割して２次元構成となるよ
うに自己アドレスを割付け、これら描画演算回路を図形
データの線ベクトルの傾きにより列構成が行構成のいず
れかの形態を取ってグループ化させ、グループ毎の第１
回目の描画座標を算出し、以後、この座標の順序に基づ
いて演算プａ ＋７りを編成するようにしたので、線ベ
クトルの始点座標を演算開始点に設定することでき、表
示画面アドレス空間上で２つのブロックに跨がる線ベク
トルに対しても跡切れ目を生じることなく連続的に演算
を実行することができ、１つの線ベクトルの描画速度を
大幅に向上することができる。
部を複数の描画演算回路に分割して２次元構成となるよ
うに自己アドレスを割付け、これら描画演算回路を図形
データの線ベクトルの傾きにより列構成が行構成のいず
れかの形態を取ってグループ化させ、グループ毎の第１
回目の描画座標を算出し、以後、この座標の順序に基づ
いて演算プａ ＋７りを編成するようにしたので、線ベ
クトルの始点座標を演算開始点に設定することでき、表
示画面アドレス空間上で２つのブロックに跨がる線ベク
トルに対しても跡切れ目を生じることなく連続的に演算
を実行することができ、１つの線ベクトルの描画速度を
大幅に向上することができる。
第１図は、本発明の一実施例を示す装置のブロック図、
第２図（イ）〜（ハ）は、それぞれ同・−ヒ装置におけ
る描画演算回路の自己アドレス及びグループ化の態様を
示す説明図、第３図は、同上装置における描画演算回路
の一実施例を示す装置のブロック図、第４．５図は、画
像メモリ及び描画プロセッサのアドレスと表示画面アド
レスとの対応を示す説明図、第６図は、同上装置の動作
を示すフローチャート、第７．８図は、それぞれ同上装
置の装置の動作を示す説明図である。 ４・・・・描画データ演算部 ５、〜５１６・・・・描画演算回路 パ−コ Ｐ ａ ゛）・・・描画プロセッサ 間１″ノ・・・・画像メモリ 第７図 第ε 図
第２図（イ）〜（ハ）は、それぞれ同・−ヒ装置におけ
る描画演算回路の自己アドレス及びグループ化の態様を
示す説明図、第３図は、同上装置における描画演算回路
の一実施例を示す装置のブロック図、第４．５図は、画
像メモリ及び描画プロセッサのアドレスと表示画面アド
レスとの対応を示す説明図、第６図は、同上装置の動作
を示すフローチャート、第７．８図は、それぞれ同上装
置の装置の動作を示す説明図である。 ４・・・・描画データ演算部 ５、〜５１６・・・・描画演算回路 パ−コ Ｐ ａ ゛）・・・描画プロセッサ 間１″ノ・・・・画像メモリ 第７図 第ε 図
Claims (1)
- 始点座標と終点座標により規定される線ベクトルからな
る図形データから表示ドツトデータを演算する描画デー
タ演算部を複数の描画演算回路に分割して、各描画演算
回路を描画プロセッサと、該プロセッサからのデータを
格納する画像メモリから構成し、前記各描画プロセッサ
にはＸ方向アドレスとＹ方向アドレスからなる自己アド
レスを割付けて表示画面アドレス空間上に２次元に配列
するとｋもに、各描画プロセッサに接続する画像メモリ
のアドレスをＸ方向アドレスとＹ方向アドレスの２次元
構成として描画プロセッサのＸ方向アドレス、もしくは
Ｙ方向アドレスの数ずつ飛ばして表示画面アドレス空間
上に離散的に配列してなり、線ベクトルの傾きにより前
記描画プロセッサを列毎、もしくは行毎のいずれか一方
にグループ化する工程と、各グループが担当する表示画
面アドレス空間上の第１回目のドツト座標を演算する工
程と、該工程によりめられた各グループのＸ方向アドレ
ス、Ｙ方向アドレスの順番によりＸ方向アドレス、もし
くはＹ方向アドレスの数づつ飛越しながら終点座標まで
演算する工程とからなる描画データ演算回路制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59053174A JPS60196880A (ja) | 1984-03-19 | 1984-03-19 | 描画デ−タ演算回路制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59053174A JPS60196880A (ja) | 1984-03-19 | 1984-03-19 | 描画デ−タ演算回路制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60196880A true JPS60196880A (ja) | 1985-10-05 |
Family
ID=12935491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59053174A Pending JPS60196880A (ja) | 1984-03-19 | 1984-03-19 | 描画デ−タ演算回路制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60196880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168280A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | ベクトル描画装置 |
-
1984
- 1984-03-19 JP JP59053174A patent/JPS60196880A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168280A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | ベクトル描画装置 |
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