JPS60199228A - フアジイ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明はファジィ論理回路に関する。

ファジィ論理はファジネスすなわち「あいまいさ」を取
扱う論理である。人間の思考や行動にはあいまいさがつ
きまとっている。そこで、このようなあいまいさを数置
化したり理論化できれば、交通管Ｉｌｌ、緊急、応用医
療体ｖｌ等の社会システム、人間を模倣してつくられる
ロボット等の設計に応用できる筈である。１９６５年に
り、　Ａ、　Ｚａｄｅｈによってファジィ集合の概念が
提唱されて以来、このような観点から［あいまいさＪを
取扱う一つの手段としてファジィ論理の研究が行なわれ
てきた。しかしながらこのような研究の多くがディジタ
ル計算機を用いたソフトウェア・システムへの応用に向
けられているのが現状である。ディジタル計算機は０と
１とからなる２値論理に基づく演算を行なうものであり
、その演算処理はきわめて厳密ではあるが、アナログ邑
の入力にはＡ／Ｄ変挽回路を（＝Ｊ加づる必要があり、
このために膨大な情報を処理させようとすると最終結果
が得られるまでに長い時間を要するという問題がある。

また、ファジィ論理の応用のためのプログラムはきわめ
てＷＩＮにならざるを得す、複雑な処理のためには大型
ディジタル計算機が必要となり経済的でない。

そもそもファジィ論理はＯから１までの区間の連続的な
値（０，１）を扱う論理であるから、２値論理を基礎と
するディジタル３１算機にはなじまないという面をもっ
ている。またファジィ論理は巾のあるあいまいな量を取
扱うものであるから、ディジタル計算機による演算はど
の厳密性は要求されない。そこで、ファジィ論理を取扱
うのに適した回路、システムの実現が望まれている。

発明の概要 この発明は、ファジィ論理に適した基本的な回路を提供
することを目的とする。

この発明によるファジィ論理回路は、ＦＥＴからなる電
流ミラー、Ｔｉ電流ミラー入ツノ側に接続される第１の
入力用電流源、第２の入力用電流源、入力側が電流ミラ
ーの出力側と第２の入力用電流源にそれぞれ接続された
ワイヤードＯＲ１およびワイヤードＯＲの出ツノ側に接
続される出力端子、かうなることを特徴とする。原則的
には、ワイヤードＯＲと出力端子との間に、出力ｍｉの
向きに対して順方向となるダイオードが設けられるが、
後述する実施例からも明らかになるように、特殊な場合
にはこのダイオードを省くことができる。入力用電流源
の形態には種々ある。たとえば、センサの検出信号を、
ファジィ論理で使用されるＯから１までの連続的な１ｌ
ｔｉ（０，１）を表わしかつ検出信号に対応する電流値
に変換してその値の電流を出力するもの、指令されたま
たは入力された電圧、電流値（アナログ、ディジタルを
問わず〉を同様にそれに対応する値の入力電流に変換し
かつ出力するものなどを挙げることができよう。また、
ファジィ論理回路が多段に接続れた場合には、前段のフ
ァジィ論理回路が後段のファジィ論理回路の入力用電流
源になるだろう。さらに、ある定まったｌ１１（たとえ
ばファジィ論理にお１プる値１）に対応する電流を発生
するものも入力用電流源として用いられるであろう。出
力端子とは、ワイヤボンディングなどのための端子のみ
ならず、単に出力ｍ流を導くための導体も含む。

たとえば、次段のファジィ論理回路との間を接続するた
めのＡ／パターンなども出力端子の概念に含まれる。

この発明はＦＥＴを用いて′Ｆｉ流ミラーを１Ｍ成して
いるから、ミラ一定数を常に１に保つことが可能であり
、正確なファジィ論ＩＩ演算ができるとともに、演算速
度の高速化が可能である。

また、電流モードで動作するから、算術和、算術差をワ
イヤードＯＲで実現することが可能であり、回路構成を
きわめて簡素化することができる。そして、この発明に
よるファジィ論理回路は、ファジィ論理の各種演算の基
本回路であるので、この回路の組合せにより多種の演算
が可能となりＩＣ（集積回路）化に最適である。

実施例の説明 １）　ファジィ論理回路における電流の入出力形態 この発明におけるファジィ論理回路は電流モードで動作
する。そこで電流の入出力形態を簡単に説明しておく。

第１図において、ファジィ論理回路（１０）の入力電流
が１１で、出力電流がＩＯでそれぞれ表わされている。

（Ａ）は、入力電流１ｉが回路（１０）に向って流れ込
み、出力ｆｆｉ流ＩＯが回路（１０）から流出する入出
力形態を示している。これを、吸い込み入力、吐き出し
出力と名付ける。（Ｂ）は、入力電流■ｉが回路（１０
）から流出し、出力電流ＩＯが回路（１０）に流入する
吐き出し入力、吸い込み出力の形態を示している。同様
にして、（Ｃ）は吸い込み入力、吸い込み出力を、（Ｄ
）は吐き出し入力、吐き出し出力をそれぞれ示している
。

ファジィ論理回路を多段（カスケード）に接続する場合
には、第１図（Ａ）または（Ｂ）の形態を採用すること
が好ましい。第１図は１人力、１出力の例であるが、多
入力、多出力の回路においても電流の入出力形態は変わ
らない。

２）　ファジィ論理の基本演弾 ファジィ集合Ｘはメンバーシップ関数μ×によって特性
づけられる。メンバーシップ関数とはその変数がファジ
ィ集合Ｘに属している度合いを表わすものであり、この
度合いはＯから１までの区間の連続的な値（０，１）に
よって表わされる。したがって、メンバーシップ関数は
その変数を（０，１）に変換するものであるということ
ができる。ファジィ集合Ｙも同様にメンバーシップ関数
μｙによって特性づけられる。

ファジィ論理とは、あいまいさをファジィ集合の形で表
わし、これを用いて、通常の論理をあいまいさを取扱う
ことができるように拡張したものである。ファジィ論理
の基本演算には、限界差、論理補、限界用、限界積、論
理和、論理積、絶対差、含意および対等がある。後に明
らかになるように、これらの９の基本演算は限界差と算
術和によって表わすことができる。このことは、ファジ
ィ論理の基本演算の最少単位が限界差とｎ術和であるこ
とを意味している。

電流モードで動作する回路の利点の１つは、算術和を（
算術差も）ワイヤードＯＲで実現できることである。以
下に、限界差回路を軸にして、上述のこれらのファジィ
論Ｊ！！基本演算を実行する回路をＰチャネルＭＯ８形
ＦＥＴ（ｍ界効果トランジスタ）（Ｐ−ＭＯＳ　ＦＥＴ
）で実現した具体例について詳述する。これらの基本演
算回路では、吐き出し入力、吸い込み出ノｊの電流入出
力形態が採用されている。ファジィ論理回路はＰ−ＭＯ
Ｓ　ＦＥＴのみならず、ＮチャネルＭＯ３形ＦＥＴ（Ｎ
−ＭＯＳ　ＦＥＴ＞、相補形ＭＯ８（Ｃ−ＭＯＳ）ＦＥ
Ｔによっても実現できるのはいうまでもない。

３）　限界差回路 ファジィ集合Ｘ、Ｙに対して、限界差は、それらのメン
バーシップ関数μＸ、μｙにより次のように定義される
。

ＸｅＹ＃μｘ６ｙ 三μ×θμｙ −ＯＶ　（μＸ−μｙ）　・・・（１）ここでθは限界
差、■は論理和（ＩｌｌａＸ　）　（大きい方を選択）
ること）、−は算術上の引算（算術差）をそれぞれ表し
ている。ファジィ論理では負の値は使用しないから、第
（１）式において、（μ×−μｙ）が負の値になった場
合には論理和Ｖによって限界差はＯとなる。すなわち、
第（１）式は具体的には次の関係を表わしている。

・・・（２） 第２図に限界差回路が示されている。限界差回路は、Ｐ
−ＭＯＳ　ＦＥＴにより構成される電流ミラー（１）、
ワイヤードＯＲ、ダイオード（２）、２つの電流源（３
）（４）および１つの出力端子（５）からなる。電流ミ
ラー（１）は２つのＰ−ＭＯＳ　ＦＥＴからなる電流ミ
ラーと等価である。第４図において、（Ａ）は第２図に
おける電流ミラー（１）を、（Ｂ）は２つのＰ−ＭＯＳ
　ＦＥＴ（１１）（１２）からなる電流ミラーをそれぞ
れ示している。

第４図（Ｂ）において、２つのＦＥＴ（１１）（１２）
のソース（Ｓ）が接地されている。またこれらのゲート
（Ｇ）が互いに接続され、かつこれらのゲート（Ｇ）が
一方のＦＥＴ（１１）のドレイン（Ｄ）に接続されてい
る。一方のＦＥＴ　（１１）のトレイン（Ｄ）に吐き出
し入力電流１ｉを与えると、他方のＦＥＴ（１１）のド
レイン（Ｄ）から１ｉ−１ｏとなる吐き出し出力電流■
０が得られる。これは、ＦＥＴ（１１）のドレイン電流
がｌｉに等しくなるようにゲート電圧（ゲート／ワーフ
間電圧）が加わるからであり、このゲート電圧は他方の
ＦＥＴ（１２）にも作用してＦＥＴ（１２）のドレイン
電流もｌｉに等しくなるからである。ただし、２つのＦ
ＥＴ（１１）　（１２）の構造およびＳｉ　−８ｉ　０
２界面物性が等しいことが条件である。ゲート（Ｇ）と
一方のＦＥＴ（１１）のドレイン（Ｄ）との間の短絡路
には電流は流れない。

２つのＦＥＴの構造およびＳｉ　−８ｔ　０２界面物性
が等しければ、入ツノ電流の大きさに関係なく入力電流
１１に等しい出力Ｎ流■０が得られるというのはＦＥＴ
を用いた電流ミラーの大きな特徴である。バイポーラ素
子、たとえば通常の接合トランジスタを用いた電流ミラ
ーでは、電流増幅率βが非常に大ぎい場合にのみｌｉ　
−１ｏが成立する。入力電流ｒ１が小さい場合には電流
増幅率βも小さくなるので上記の等式が成立しなくなる
。第４図（Ｂ）のＮ流ミラーを、以下第４図（Ａ）の記
号で表現Ｊる。

第２図に戻って、電流ミラー（１）の入ツノ用ドレイン
（ゲート）にＤｌき出しｖＢ流１ｙの電流源（４）を接
続すれば、その出力用トレインにはこれと等しい値■ｙ
の吐き出し電流が１ｇられることは、上述の説明から明
らかであろう。この出力用ドレインに、吐き出し電流１
ｘの電流源（３）と、電流ミラー（１）の吐き出し方向
に対して逆方向となるダイオード（２）を介して出力端
子（５）とを接続しておく。電流源（３）によってｌｘ
の値の電流が引っばられるので、ｒｘ＞Ｉｙの場合にの
みＩｚ−１ｘ−１ｙの出ノｊＷ１流が端子（５）からダ
イオード（２）を通して吸い込まれることになる。Ｉ×
≦ＩＶの場合にはＩｙ　−ＩＸの出力電流が吐き出され
ようとするが、ダイオード（２）によって阻止されるの
で、端子（５）に流れる出ノ〕電流は零となる。以上の
関係をまとめると、次のようになる。

・・・（３） メンバーシップ関数μＸ、μｙをそれぞれ入力電流ＩＸ
、ＩＶに、限界差μｘｅｙを出力電流Ｉｚにそれぞれ対
応させれば、第（３）式は第（２）式と全く同じ関係を
表わしている。第２図の回路が限界差の基本演算回路で
あることが理解できよう。

第３図は、入力電流の一方ＩＶをパラメータとした場合
における、他方の人ノ］ｆｆ１ｉ＊ＩＸと出力電流１ｚ
との関係を示している。ここで、人、出力電流はいずれ
も、最大値が１となるように正規化されている。

第５図は、第２図に示される限界差回路をＩＣ（集積回
路）によって実用した場合のＩＣの構造の一例を示して
いる。＜Ａ）は平面パターン図、（Ｂ）はｂ−ｂｌにそ
う断面図、（Ｃ）はＣ−Ｃ線にそう断面図であり、いず
れも図式的に示されている。また、ザブストレート（第
２ゲート）は省略され°Ｃいる。この回路は、ｎ形基板
〈３０）上に通常のＰ−ＭＯ３製造プロセスによってつ
くることができる。

電流ミラー（１）におけるソースとなるＡ／（導体）パ
ターン（６１）はｐｆｉ域（４１）にオーミック接触し
ている。入力側のドレインとなるＡＩパターン（６２）
はｎ領域（４２）に接続されている。出力側のドレイン
となるＡＩパターン（６３）もまたｎ領域（４３）に接
続されている。

２つのＦＥＴのチャネル中、チャネル長、ゲート酸化膜
厚はそれぞれ等しくなるように製作されている。ｎ領域
（４１）と（４２）　＜４３＞との間にのぞむように、
ゲートとなる多結晶Ｓｉ　（［３ドープ、ｐ形）（５０
）がＳ＋０２絶縁膜（５１）を介してＳｔＪられている
。この多結晶５ｉ（５０）はＡ／パターン（６２）に接
続されているがζＡＩパターン（６３）とはＳｉ　０２
　（５１）を介して絶縁されている。ｎ領域（４４）と
ｎ領域（４５）とによりダイオード（２）が構成されて
いる。

ＡＩパターン（６３）がカソード側となるｎ領域（４５
）上までのばされ、このｎ領域（４５）に接続されてい
る。出力端子（５）に接続される△ｌパターン（６４Ｎ
ｌ領１ｆｃ（４４）に接続されている。

第６図は、Ｎ−ＭＯＳ　ＦＥＩ’により構成された限界
差回路を示している。吸い込み入力、吐き出し出力のｒ
ｉ流入出力形態となっている。

また２つのドレインが設けられ、一方がゲートに接続さ
れ、他方は出力側に接続されている。

ソースは接地されている。ダイオード（２）は第２図に
示すものとは当然のことながら向きが逆である。このよ
うな回路においても第（３）式の演算が達成されるのは
いうまでもない。

第６図において電流源が入力端子（３）＜４）に置きか
えられているが、以下に説明する種々の回路においても
、簡略化のために同じやり方を採用する。

４）　論理積 ファジィ集合Ｙに対して、論理積はそのメンバーシップ
関数μｙを用いて次のように定義され、かつ限界差を用
いて表現Ｊることができる。

Ｙψμｙ 三１−μｙ −１θμｙ　・・・（４） 第（１）式または第（２）式とこの第（４）式とを比較
Ｊれば、論理積は限界差においてμ×−１としたもので
あることが分るであろう。

したがって、論理積回路は第７図に示すように、第２図
においてｌＸ−１とすればよい。すなわち、入力電流源
（３）として１の（＋ｎ（最大値）の入力電流を発生す
るものを用いればよい。

この場合、出力側ドレインから流出する電流（Ｎ’に等
しい）は、端子（３）の入力？！ｆ流１よりも大きくな
ることはあり得ないからダイオード（２）を省略するこ
とが可能である。第８図は、論理積演算における入力電
流１ｙと出力電流Ｊｚとの関係を示している。

５）　限界用 ファジィ集合Ｘ、Ｙに対して、限界用は、それらのメン
バーシップ関数μＸ、μｙにより次のように定義される
。

Ｘ■Ｙ＠μ％ｅｙ −μ×■μｙ 三１Δ（μχ十μｙ）　・・・（５） ここで、■は限界用、Δは論理積（ＩＩｉｎ　）　（小
さい方を選択する）、＋は算術和をそれぞれ表している
。ファジィ論理では１を超えた値は使用されないから、
（μχ十μｙ）が１を超えた場合には論理積△によって
限界用は１となる。

すなわち、第（５）式は具体的には次の関係を表わして
いる。

・・・（６） 第（５）式の限界用は次式のように表わされつる。

１Δ（μχ＋μｙ） 一１θ（１θ（μ×＋μｙ）） ・・・（７） 第（７）式は次のようにして証明できる。

１θ（１θ（μ×＋μｙ））三１θ（１θ（Ｘ＋ｙ）） −ＯＶ　（１−（１θ（ｘ　＋ｙ　）　）　）−ＯＶ（
１−（ＯＶ（１−ｘ−ｙ）））−ＯＶ　（（１−０）Ａ （１−（１−ｘ　−Ｖ　）　）） ＝ＯＶ　（１△　（ｘ　＋ｙ　）　） −１Δ　（ｘ　＋ｙ　） 三１Δ（μＸ＋μｙ）　・・・（８） 第（７）式から分るように、限界用は１０の算術和演算
と２回の限界差演算によりめることが可能である。この
ことは、限界和回路を１つのワイヤードＯＲと２つの限
界差回路とにより実現できることを示している。

第９図は限界和回路を示している。入力端子（３）（４
）の吐き出し入力電流ＩＸとＩＶの算術和１ａ−Ｉｘ＋
ＩｙがワイヤードＯＲによって演算され、この電流１ａ
が第１段の限界差回路の入力となる。この限界差回路の
もう１つの入力端子（６）には１の値をもつ吐き出し入
力筒流が与えられている。したがって、第１段の限界差
回路の吸い込み出力型１ＲＩｂは次式で与えられる。

・・・（９ン この出力電流１ｂは、第２段の限界差回路の入力となる
。この限界差回路は、電流ミラー（２１）とダイオード
＜２２）とから構成され、も〈２５）の吸い込み出力電
流１ｚは次式で与えられる。

・・・　（１０） 第（１０）式は第（６）式に対応し、第９図の回路によ
って限界和の演算が実行されることが理解できよう。第
９図の回路もまた、第５図に示すＩＣパターンを２段に
設けることにより容易にＩＣ化することができる。

電流ミラー（１）および（２１）の出力側ドレインから
流出する電流（それぞれＩａ、ｌｂに等しい）は、それ
ぞれ端子（６）（２３）の入力電流１よりも大きくなる
ことはあり冑ないがら、ダイオード（２＞（２２）を省
略することが可能である。このことは、回路のＩＣ化に
とって仝ｆ都合である。

６）限界績 ファジィ集合Ｘ、Ｙに対して、限界績は、それらのメン
バーシップ関数μ×、μｙにより次のように定義され、
かつ限界差を用いて表わすことができる。

ＸＯＹ＃μ８゜。

三〇Ｖ（μχ十μｙ−１） −（μＸ十μｙ）θ１　・・・（１１）ここで０は限界
績を表わしている。第（１１）式の限界績の定義による
と、限界績とは、メンバーシップ関数μ×とμｙとの算
術和から１を引き、この減算結果とＯのいずれか大きい
方を選択することを意味している。これは具体的には次
の関係を示すものである。

・・・（１２） 一方、第（１１）式は限界績の演算が算術和と限界差に
より行なわれることを示している。限界積回路が第１０
図に示されている。この図において、電流ミラー（１）
のゲート側入力端子（６）には１の婉をもつ吐き出し入
力電流が供給されている。また、２つの入力？ｔｆ流１
ｘと１ｙとの和ワイヤードＯＲ回路によって演算され、
この和電流が電流ミラー（１）の出力側ドレンの入力と
なっている。したがって、この回路の出力電流１１は次
式で与えられる。

・・・（１３） 第（１３）式は第（１２）式に対応しているから、第１
０図の回路によって限界績が演算されることは明らかで
ある。第１０図の限界積回路は、第５図（Ａ）において
Ａ／パターン（６３）に接続されたもう１つのＡ／パタ
ーン（６５）を設けることにより容易にＩＣ化すること
ができる。

７）論理和 ファジィ集合Ｘ、Ｙに対して、論Ｊ！！和はそれらのメ
ンバーシップ関数μＸ、μｙにより次のように定義され
る。

Ｘ　ＬＩ　Ｙ　＃Ｉｔｌｘｕｙ 三μＸＶμｙ　・・・（１４） 論理和■はμＸ、μｙのいずれが大きい方を選択するこ
とを意味しているから、第（１４）式は次のように書き
なおすことができる。

・・・（１５） 第（１４）式は次のように変形することが可能である。

μＸＶμｙ−（μＸθμｙ）十μｙ −くμｙθμ×）十μ× ・・・（１６） 第（１６）式は次のようにして証明される。

（μＸθμｙ）十μｙ三（Ｘθｙ＞十ｙ＝　［ＯＶ　（
ｘ　−ｙ　）　）　］　＋ｙ−（Ｖ　十〇）Ｖ　ＣＶ→
−（ｘ　−ｙ　）　）！ｙい 三μｙＶμＸ　・・・（１７） 第（１６）式より、論理和の演Ｆｉは限界差回路とワイ
ヤードＯＲとにより実現できることが分かる。第１１図
は、論理和回路を示している。

この図において、限界差回路の出／Ｊ電流１ａは次式で
与えられる。

１０　（ｌｘ≦Ｉｙ） ・・・　（１８） 入力端子（６）に電流ＩＶが供給されており、ワイヤー
ドＯＲにより電流１ａと１ｙが加算される。そして、最
終的な出力電流１ｚは、Ｉｚ−Ｉａ＋Ｉｙで与えられる
ので１１は次のようになる。

・・・（１９） 第（１９）式を第（１５）式と対応させることにより論
理和の演算が行なわれていることが分る。

論理和回路についてのＩＣ回路は、第５図（Δ）におい
てＡＩパターン（６４）に接続されるΔｌパターン（６
６）を追加ずればよい。

なお、論理ＩＪ口路は第１１図に示されているように、
一方の入力電１％Ｅ（第１１図ではＩｙ）について２つ
の電流源が必要となる。また第１１図において、入力電
流Ｉ×とＩＶとを交換しても同じ結采が得られるのはい
うまで１０）ない。

８）論理積 ファジィ果合Ｘ、Ｙに対して、論理積はそれらのメンバ
ーシップ関数μ×、μｙにより次のＬうに定義される。

ＸｎＹｏμｘｎｙ 三μ×へμｙ　・・・（２０） 論理積△はμＸ、μｙのいずれか小さい方を選択するこ
とを意味しているから、第（２０）式（Ｌ次のように山
きなおすことができる。

・・・（２１） 第（２０）式は次のように変形することが可能である。

μＸ／ｌｙ　−μ×θ（μＸθμｙ） −μｙθ（μｙｅμ×）・・・（２２）第（２２）式は
次のようにして証明される。

μ×θ（μ×θμｙ）三ｘ　ｅ　（ｘ　ｅｙ　）−ＯＶ
　［Ｘ　−（ＸθＹ）］ −ＯＶ　［ｘ　−［ＯＶ　（ｘ　−ｙ　）　］　］−Ｏ
Ｖ　［（ｘ−０）Δ（ｘ−（ｘ−Ｙ））］−ＯＶ　（ｘ
Δｙ） 田ＸΔｙ 三μ×へμｙ　・・・（２３） 第（２２）式より、論１！Ｉ！積の演葬は２つの限界差
回路により実現できることが分る。第１２図は、論理積
回路を示している。この図において、第１段の限界差回
路の出力電流１ａは次式で与えられる。

・・・（２４） この電流１ａが第２段の限界差回路の一方の入力ｉｉ流
となり、他方の入力電流（端子（２３）　）としては１
×が与えられている。したがって、この第２段の限界差
回路の出力電流１ｚは次式％式％ （２５） 第（２５）式を第（２１）式に対応さＵることにより、
論＠！積の演粋が実行されていることが理解できるであ
ろう。

後段の限界差回路の電流ミラー（２１）のゲートに電流
が流入することはあり得ないから、ダイオード（２）を
省略することができる。

第１３図は、第１２図の論理積回路をＩＣ化した場合の
構造を示している。第１２図においてダイＡ−ド（２）
を省略することができるので、第１３図ではこのダイオ
ードが除かれている。また、第１段の限界差回路におけ
る電流ミラー（１）のＩＣパターンに関しては、第５図
（Δ）における対応するものと同一符号が付けられてい
る。ｂ−ｂ線断面およびＣ−Ｃ線断面は第５図（Ｂ）（
ｃ＞にそれぞれ示づものと同じである。そして、ｄ−ｄ
線断面は第５図（Ｂ）に示された断面図の一部（Ｉ述す
る第１７図（Ｂ））と同じである。第１段の電流ミラー
はＡ／パターン（６３）によって第２段の電流ミラーに
接続されている。第５図との対応から、第１３図に示す
ＩＣパターンが第１２図の回路を構成していることが容
易に理解できよう。

なお、限界和回路第９図のＩＣパターンは、第１３図に
ｄ３いて、△？パターン〈６２）に接続されたＡ／パタ
ーン（６１）をイ」加することにより実現される。

９ン絶対差 ファジィ集合Ｘ、Ｙに対して、絶対差は、それらのメン
バーシップ関数μＸ、μｙにより次のように定義される
。

ｌ　Ｘ−Ｙ　１＠μは−７１ 三１μ×−μｙ１ ・・・（２６） 第（２６）式は次のように変形することが可能である。

μｍｘ−γ１−（μ×θμｙ）＋（μｙθμＸ）・・・
（２７） 第（２７）式は次のようにして証明される。

（μ×θμｙ）＋（μｙθμ×） 三（ｘ　ｅｙ　）　＋　（ＹθＸ） −（ｘｅｙ）＋［０Ｖ（ｙ−ｘ）］ −ｔ（ｘｅｙ　）＋Ｏ］Ｖ［（ｘｅｙ　）　＋（ｙ　−
Ｘ　）　］ −［［０Ｖ（ｘ−ｙ）］＋Ｏ］Ｖ ［［ＯＶ　（ｘ　−Ｖ　）　］　＋　（Ｙ　−Ｘ　）　
］−［（０＋Ｏ）　Ｖ　（０＋ｘ　−Ｖ　）　］　Ｖ［
（ｙ−ｘ＋０）Ｖ（ｘ−ｙ＋ｙ−ｘ）］−０Ｖ（ｘ−ｙ
）Ｖ（ｙ−ｘ）ＶＯ ＝　（ｘ　−ｙ　）　Ｖ　（ｙ　−ｘ　）三（μＸ−μ
ｙ）Ｖ（μｙ−μ×）・・・（２８）第（２７）式より
絶対差の演算は、２つの限界差回路と１つのワイヤーＦ
ＯＲにより実現できることが分る。第１４図は絶対差回
路を示している。この図にＪ３いて、電流ミラー（１）
とダイオード（２）とを含む一方の限界差回路の出力電
流１ａは次式で与えられる。

・・・（２９） 電流ミラー（２１）とダイオード（２２）とを含む他方
の限界差回路に８３いては、その入力電流■ＸとＩＹと
が上記一方の限界差回路の入力電流と交換されているの
で、その出力電流１ｂは次式で与えられる。

・・・（３０） 絶対差回路の出力電流１ｚは、出力電流（ａと１ｂどの
Ｆ１＠和であるから、次のようになる。

１ｚ−１ａ十ｌｂ ・・・（３１） 第（３１）式を第（２６）式に対応さ「ることにより、
絶対差の演算が実行されていることが理解できるであろ
う。

第１５図は、１１１４図の絶対差回路をＩＣ化した場合
の横進を示している。２つのダイオード（２）（２２＞
は省略することができないから、第１５図のＩＣ回路は
、第５図に示す限界差ＩＣ回路を２つ並べ、かつダイオ
ード（２）（２２）のアノードに接続されたＡ／パター
ン＜６４）を相互に接続して１つの出ツノを導くように
形成されている。ｂ−ｂ線断面およびＣ−Ｃ線断面は第
５図（Ｂ）（Ｃ）にそれぞれ示すものど同じである。

１０）　含意 ファジィ集合Ｘ、Ｙに対して、含意はそれらのメンバー
シップ関数μＸ、μｙにより次のように定義される。

Ｘ　→　Ｙ９　μ×＋ン 三１△（１−μχ十μｙ）　・・・（３２）μ×は集合
Ｘｋ：属している度合を表わづから、（１−μ×）は集
合Ｘに属していない度合を表わすことになる。また論理
積△はいずれか小さい方を選択するものである。以上を
ＩＩるど、含意とは、集合Ｘに属していない度合と集合
Ｙに属している度合との粋術和を表わし、この算術和が
１よりも大きい場合には結果を１とすることを意味して
いる。第（３２）式をより分りやずく表現すると次のよ
うになる。

１△（１−μＸ十μｙ） ・・・（３３） また、第（３２）式は次のように変形することが可能で
ある。

１△（１−μ×十μｙ） 一１θ（μＸθμｙ）　・・・（３４）第（３４）式は
次のようにして証明される。

１θ（μＸθμｙ）三１θ（ｘ　ｅｙ　）＝ＯＶ［１−
（ｘθｙ）］ −ＯＶ　Ｎ　−［ＯＶ　（Ｘ　−Ｖ　）　］　］−ＯＶ
［（１−０）△（１，−（ｘ　−ｙ　）　）　）−ＯＶ
　［１△　（１−Ｘ　＋’／　’）　Ｊ−１△　（１−
×　→・ｙ　） 三１△（１−μχ十μｙ）　・・・（３５）第（３４）
式により、含意の演算は２つの限界差回路により実現で
きることが分る。第１６図は含意回路を示している。こ
の図において、第１段の限界差回路の出力電流１ａは次
式で与えられる。

・・・〈３６） この電流１ａが第２段の限界差回路の一方の入力端子と
なり、他方の入力電流（端子（２３）　）としては値が
１のＮ流が与えられている。したがって、この第２段の
限界差回路の出力ｒｉ流Ｉ２は次式で与えられる。

・・・　（３１） 第（３７）式を第（３３）式に対応さゼることにより、
含意の演算が実行されていることが理解できるであろう
。

ｗｊ１６図において、ダイオード（２〉は論理積回路（
第１２図）の場合と同じ理由により省略することがｉり
能となる。また、第２段のｆｆｉ流ミラー（２１）の出
力側ドレインから流出する電流（Ｉａに等しい）は、端
子（２３）の入力電流１よりも大きくなることはあり得
ないから、ダイオード（２２）もまた省略することが可
能である。したがって、第１６図の含意回路をＩＣ化す
る場合には、第１７図（△）に示すように、ダイオード
（２）（２２）を設ける必要はない。

第１７図（Ａ）におけるｂ−ｂ線断面は同図（Ｂ）に示
されている。Ｃ−Ｃ線断面は第５図（Ｃ）に示すものと
同じである。

１１）　対等 ファジィ集合Ｘ、Ｙに対して、対等は、それらのメンバ
ーシップ関数μ×、μｙにより次のように定義される。

Ｘ→Ｙφμ印ｙ ← 三μｘ　、）Δμ７．８　・・・（３８）対等はこのよ
うに２つの含意μ　、μ Ｘ−、ｙ　ン→λ のいずれか小さい方によって表わされるので、上述の含
意の定義（第３３式）を利用すると、次のように表現す
ることもできる。

・・・（３９） 第（３９）式は次のように変形することが可能である。

μｘｇｙ −１θ（（μＸθμｙ）＋（μｙθμ×））・・・　く
　４０） 第（４０）式は次のようにして証明される。

ｃＹ 三（Ｘ−Ｙ）Δ（Ｙ−Ｘ） 雪１ｘ−ｙｌ 冨１−１ｘ−ｙｌ −１−（（ｘθｙ）＋（ｙｅｘ）） −１θ（（ｘ　ｅｙ　）　＋　（ｙ　ｅｘ　）　）−（
４１）第（４０）式より、対等の演算は３つの限界差［
１ｌｉｌ路と１つのワイヤーＦＯＲとにより実現できる
ことが分る。第１８図は対等回路を示している。電流ミ
ラー（１）を含む第１の限界差回路と電流ミラー（２１
）とを含む第２の限界差回路とが並列に接続されている
。この並列に接続された２つの限界差回路は、上述の絶
対差回路である。したがって、その出力電流１ｃは、第
（３１）式を参照すれば次のように表わされる。

・・・（４２） 第３式の限界差回路は、電流ミラー（３１）とダイオー
ド（３２）とから構成され、その一方の入力ｉｆ流は上
記出力電流！ｃ、他方の入力ｆｆｉ流は１の値の電流で
ある。しがって、この第３の限界差回路の出力電流１ｚ
は次式で与えられる。

・・・　（４３） 第（４３）式を第（３９）式に対応させることにより対
等の１ｉ粋が実行されていることが分るであろう。

第（４３）式において、ＩＸ　＝　ＩＶの場合には（ｌ
ｘ−ＩＶ　）−（ｌｙ−１ｘ　）−０となるから、Ｉｚ
−１である。づなわち、２つの入力電流ｌ×とｌｙが等
しいときには出力電流ｌｘは１の値をとり、それ以外の
場合には１２≠１となる。したがって、出力電流＋２が
１かどうかという点のみに着眼すれば、対等回路は一致
回路と考えることができる。

第（４２）式カラ分ルヨウニ、？ｔｉ流１ｃはＩＸと１
ｙとの差を表わしている。１ｘ−１ｙの場合にはＩｃ−
０である。また、電流ミラー（３１）においで、短絡路
（３４）を開放した場合にはこの素子は単なる１個のＦ
ＥＴとなる。このＦＥＴはＩｃ−０の場合にのみオフと
なる。Ｆ＝　Ｅ　’ｒがオフであれば、入力端子（３３
）に１の値の吐き出し電流が与えられているからＩｚ＝
１となる。ＦＥＴがオンの場合には（Ｉｃ≠０）、入力
端子（３３）の吐き出し入力ｍｉはＦ　Ｅ　’ｌから流
れてしまうのでＩｚ−０となる。第１８図の回路は、短
絡路（３４）を開放すると、２１１ｔｉ出力の一致回路
となることが理解されよう。

まＩＣ，電流ミラー（３１）の出力側ドレインから流出
する電流（Ｉｃ　に等しい）は、端子（３３）の入力電
流１よりも大きくなることはあり得ないから、ダイオー
ド（３２）を省略することが可能である。

第１９図は、第１８図の回路をＩＣ化した場合の平面パ
ターンを示している。対等回路においては、上述のよう
にダイオード（３２）を省略することはできるが、ダイ
オード（２＞＜２２）を省略することができない。その
ために、１０塁板上には、電流ミラーとダイオードとか
らなる２つの限界差回路ともう１つの電流ミラーとが設
番プられている。ｂ−ｂ線断面およびＣ−Ｃ線断面は、
第５図（Ｂ）（Ｃ）に示すものと同じである。

１２）　その他 限界和回路（ｉＴｉ　９図）にＪ３いては１の舶の電流
源が２つ必要である。同様に、論理和回路（第１１図）
、論理積回路（第１２図）、絶対差回路（第１４図）、
対等回路（第１８図）においては、入力電流Ｉ×やＩＶ
の電流源が２つ必要となる。このように、同じ値の電流
が必要な場合には電流分配回路を用いるとよい。電流分
配回路は電流ミラーの考え方を拡張して容易に作成でき
る。すなわち、第４図（Ａ）に示寸ｆｆｉ流ミラーは、
第５図のＩＣをみても分るように、基板上に２つのドレ
イン、共通のソースおよび共通のゲートを設け、一方の
ドレインをゲートに接続したものである。３つ以上のド
レインを長板上にＩＣノそのうちの１つをゲートに接続
すれば（マルチ出力電流ミラー）、ゲート電流（入力ド
レイン電流）に等しい値の電流を、他の２つ以上のドレ
インから同時に（ｑられる。

上述のマルチ出力電流ミラーを用いると、ある入力ｌｘ
と多数の入力１ｙ＋　、ＩＶ２・・・・・・との間の各
種演算が同時に可能となる。

【図面の簡単な説明】

第１図は電流の入出力形態の説明図、第２図は限界差回
路を示す回路図、ｗＩ３図はその入出力特性を示ずグラ
フ、第４図は等価な２つの電流ミラーの回路図、第５図
は、限界差回路をＩＣ化した場合のその構造を示すもの
で、＜Ａ）は平面パターン図、（Ｂ）は（Ａ）のｂ−ｂ
線にそう断面図、（Ｃ）は（Ａ）のＣ−Ｃ線にそう断面
図、第６図はＮ−ＭＯＳ　ＦＥＴにより構成された限界
差回路を示す回路図、第７図は論理油回路を示す回路図
、第８図はその入出力特性を示すグラフ、第９図は限界
和回路を示す回路図、第１０図は限界積回路を示ず回路
図、８Ｒ１１図は論理和回路を示す回路図、第１２図は
論理積回路を示すρ１１図、第１３図はそのＩＣの平面
パターン図、第１４図は絶対差回路を示す回路図、第１
５図はそのＩＣ平面パターン図、第１６図は含意回路の
回路図、第１７図はそのＩＣパターンを示すもので、（
Ａ）は平面パターン図、（Ｂ）は（Ａ）のｂ−ｂ線にそ
う断面図、第１８図は対等回路の回路図、第１９図はそ
のＩＣ平面パターン図である。 ＜１　＞　（２１）　（３１）・・・電流ミラー、（２
）（２２）　（３２）・・・ダイオード、（３）（４）
（６）（２３）　（２４ン　（３３）・・・入力電流源
（入力端子）、（５）（２５）・・・出力端子。 以　上 外４名 ｆｆ１ｒ＞５図 第０図 ｄＪ　’−（図　弔０図 ｘｙ 第９図 第１０図 第７１図 Ｊｔ）　。 第１２図 第１３図 第１４図 第１６図 第１７図

Claims (3)

【特許請求の範囲】
1. （１）　ＦＥＴからなる電流ミラー、 電流ミラーの入力側に接続される第１の入力用［１１源
   、 第２の入力用電流源、 入力側が電流ミラーの出力側と第２の入力用電流源にそ
   れぞれ接続されるワイヤードＯＲ。 および ワイ゛１７−ドＯＲの出力側に接続される出力端子、 からなるファジィ論理回路
2. （２）　ワイヤーＦＯＲと出力端子との間にダイオード
   が設けられている、特許請求の範囲第（１）項に記載の
   ファジィ論理回路。
3. （３）　第１の入力用ｒｌｉ流源と第２の入力用電流源
   との電流の向きが、ファジィ論理回路に対して同方向で
   ある、特許請求のｅ門弟（１）項に記載のファジィ論理
   回路。