JPS6020240Y2 - Ｒａｍのチップイネ−ブル信号発生回路 - Google Patents
Ｒａｍのチップイネ−ブル信号発生回路Info
- Publication number
- JPS6020240Y2 JPS6020240Y2 JP17049880U JP17049880U JPS6020240Y2 JP S6020240 Y2 JPS6020240 Y2 JP S6020240Y2 JP 17049880 U JP17049880 U JP 17049880U JP 17049880 U JP17049880 U JP 17049880U JP S6020240 Y2 JPS6020240 Y2 JP S6020240Y2
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- JP
- Japan
- Prior art keywords
- enable signal
- chip enable
- level
- ram
- signal generation
- Prior art date
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Description
【考案の詳細な説明】
本考案は、ＲＡＭ （ランダムアクセスメモリ）をアク
セスモードとスタンバイモードに切換えるためのチップ
イネーブル信号を発生する回路に関する。
セスモードとスタンバイモードに切換えるためのチップ
イネーブル信号を発生する回路に関する。
ＲＡＭにはチップイネーブル信号−ＣＥをハイレベルに
するとアクセスモードになり、ローレベルにするとスタ
ンバイモードになるものがある。
するとアクセスモードになり、ローレベルにするとスタ
ンバイモードになるものがある。
このようなＲＡＭのチップイネーブル信号ＣＥは通常第
１図に示すように、マイクロプロセッサ等のディジタル
処理装置１の出力ＯＵＴをインバータ２を介して取出す
ことによって得ている。
１図に示すように、マイクロプロセッサ等のディジタル
処理装置１の出力ＯＵＴをインバータ２を介して取出す
ことによって得ている。
すなわち第２図の波形図に示すように装置電蔽Ｗがオン
のときディジタル処理装置１の出力ＯＵＴをローレベル
にすると、ＣＥがハイレベルになりＲＡＭはアクセスモ
ードになる。
のときディジタル処理装置１の出力ＯＵＴをローレベル
にすると、ＣＥがハイレベルになりＲＡＭはアクセスモ
ードになる。
さらにディジタル処理装置１は第２図に示すように装置
電舒Ｗがオフになると電源オフを検出して出力ＯＵＴを
ハイレベルにし、また装置電源オン時にはパワーオンリ
セット回路（図示せず）によって出力ＯＵＴがハイレベ
ルになるので、ＣＥはローレベルになり電源オンオフの
過渡期にはＲＡＭ３をスタンバイモードに移行させるこ
とができる。
電舒Ｗがオフになると電源オフを検出して出力ＯＵＴを
ハイレベルにし、また装置電源オン時にはパワーオンリ
セット回路（図示せず）によって出力ＯＵＴがハイレベ
ルになるので、ＣＥはローレベルになり電源オンオフの
過渡期にはＲＡＭ３をスタンバイモードに移行させるこ
とができる。
しかしながらディジタル処理装置１は装置電源ＰＷがオ
フになり、ＰＷに基づいた回路電圧Ｖｃｃが低下しであ
るレベルＶＣＥ以下になると動作不明となり、出力ＯＵ
Ｔがローレベルになる場合がある。
フになり、ＰＷに基づいた回路電圧Ｖｃｃが低下しであ
るレベルＶＣＥ以下になると動作不明となり、出力ＯＵ
Ｔがローレベルになる場合がある。
このためＣＥがハイレベルなり、ＲＡＭ３をアクセスす
るモードになる場合がある。
るモードになる場合がある。
この場合ＲＡＭ３のバックアップ用電池ＶＢあるいは回
路電圧保持用のコンデンサＣから大きな負荷をとるため
、電池の寿命を短かくしたり、あるいはコンデンサＣの
みのバックアップの場合にはＲＡＭ３のメモリが破壊さ
れることになる。
路電圧保持用のコンデンサＣから大きな負荷をとるため
、電池の寿命を短かくしたり、あるいはコンデンサＣの
みのバックアップの場合にはＲＡＭ３のメモリが破壊さ
れることになる。
本考案の目的は、電源オンオフの過渡期に確実にＲＡＭ
をスタンバイモードに移行できるＲＡＭのチップイネー
ブル信号発生回路を実現するにある。
をスタンバイモードに移行できるＲＡＭのチップイネー
ブル信号発生回路を実現するにある。
本考案は第３図の実施例に示すように、インバータ２と
して回路電圧Ｖｃｃがエミッタに加えられているトラン
ジスタＱを用い、そのベースにディジタル処理装置１の
出力ＯＵＴをレベルシフト回路４を介して加え、コレク
タの電位をＲＡＭ３のチップイネーブル信号ＣＥとした
ものである。
して回路電圧Ｖｃｃがエミッタに加えられているトラン
ジスタＱを用い、そのベースにディジタル処理装置１の
出力ＯＵＴをレベルシフト回路４を介して加え、コレク
タの電位をＲＡＭ３のチップイネーブル信号ＣＥとした
ものである。
そしてレベルシフト回路４としては、回路室ＩＥＶＣＣ
とディジタル処理装置１の出力ＯＵＴを加算する低＃ｉ
？Ｒ２からなるものが示されている。
とディジタル処理装置１の出力ＯＵＴを加算する低＃ｉ
？Ｒ２からなるものが示されている。
なお低柄ヌ。
は出力レベル制限用であり、Ｒ１はベース電流制限低抗
で、Ｒ５はコレクタ低抗である。
で、Ｒ５はコレクタ低抗である。
このように構成した本考案において、ディジタル処理装
置１の出力０ＴＪＴ力釦−レベルのときのレベルシフト
回路４の出力Ｖａは、Ｒ１を無視すると次式で与えられ
る。
置１の出力０ＴＪＴ力釦−レベルのときのレベルシフト
回路４の出力Ｖａは、Ｒ１を無視すると次式で与えられ
る。
Ｒ２
Ｖａ＝Ｒ１＋Ｒ２■ＣＣ（１）
そしてトランジスタＱがオンするための条件は、Ｑのベ
ース・エミッタ間電圧ＶＢＥ （：０．５Ｖ）としＲ３
を無視すると次式で与えられる。
ース・エミッタ間電圧ＶＢＥ （：０．５Ｖ）としＲ３
を無視すると次式で与えられる。
Ｖ８．＝ＶＣＣ−Ｖａ
（２）よって、（１）式と（２）式からＶｃｃとＶＢＥ
の関係は、Ｒ２（３） Ｖｃｃ＝ （１＋Ｒ１） ＶＢＥ となり、トランジスタＱがオンすなわちチップイネーブ
ル信号ＣＥがバイレベルとなるＶｃｃのレベルをＲ１，
Ｒ２で選択できる。
（２）よって、（１）式と（２）式からＶｃｃとＶＢＥ
の関係は、Ｒ２（３） Ｖｃｃ＝ （１＋Ｒ１） ＶＢＥ となり、トランジスタＱがオンすなわちチップイネーブ
ル信号ＣＥがバイレベルとなるＶｃｃのレベルをＲ１，
Ｒ２で選択できる。
したがって、ディジタル処理装置１の出力ＯＵＴがロー
レベルのとき、ＱがオンするためＶｃｃのレベルをＶ。
レベルのとき、ＱがオンするためＶｃｃのレベルをＶ。
Ｅより大きく選んでおけば、装置型Ｉｊｕ′Ｗがオフの
場合に回路電圧Ｖｃｃの低下によりディジタル処理装置
１の動作が不明になっても、チップイネーブル信号ＣＥ
は常にローレベルとなりＲＡＭ３をアクセスするモード
になることはない。
場合に回路電圧Ｖｃｃの低下によりディジタル処理装置
１の動作が不明になっても、チップイネーブル信号ＣＥ
は常にローレベルとなりＲＡＭ３をアクセスするモード
になることはない。
なおレベルシフト回路４としては、第４図および第５図
に示すようにツェナーダイオードＤＺを用いて構成して
もよい。
に示すようにツェナーダイオードＤＺを用いて構成して
もよい。
以上説明したように本考案においては、インバータとし
て回路電圧がエミッタに加えられているトランジスタを
用い、そのベースにディジタル処理装置の出力をレベル
シフトして与え、コレクタの電位をチップイネーブル信
号として得ているので、装置電源オンオフの過渡期に確
実にＲＡＭをスタンバイモードに移行できるＲＡＭのチ
ップイネーブル信号発生回路が得らる。
て回路電圧がエミッタに加えられているトランジスタを
用い、そのベースにディジタル処理装置の出力をレベル
シフトして与え、コレクタの電位をチップイネーブル信
号として得ているので、装置電源オンオフの過渡期に確
実にＲＡＭをスタンバイモードに移行できるＲＡＭのチ
ップイネーブル信号発生回路が得らる。
第１図は従来回路の一例を示す接続図、第２図はその動
作説明のための波形図、第３図は本考案回路の一実施例
を示す接続図、第４図および第５図は本考案回路の他の
実施例を示す接続図である。 １・・・・・・ディジタル処理装置、２・・・・・・イ
ンバータ、３・・・・・・ＲＡＭ、４・・・・・・レベ
ルシフト回路、Ｑ・・・・・・トランジスタ、Ｒ１−Ｒ
６・・・・・・抵抗、ＤＺ・・・・・・ツェナーダイオ
ード、ＶＢ・・・・・・バックアップ用電池、Ｃ・・・
・・・回路電圧保持用コンデンサ。
作説明のための波形図、第３図は本考案回路の一実施例
を示す接続図、第４図および第５図は本考案回路の他の
実施例を示す接続図である。 １・・・・・・ディジタル処理装置、２・・・・・・イ
ンバータ、３・・・・・・ＲＡＭ、４・・・・・・レベ
ルシフト回路、Ｑ・・・・・・トランジスタ、Ｒ１−Ｒ
６・・・・・・抵抗、ＤＺ・・・・・・ツェナーダイオ
ード、ＶＢ・・・・・・バックアップ用電池、Ｃ・・・
・・・回路電圧保持用コンデンサ。
Claims (1)
- 回路電圧がエミッタに加えられているトランジスタを用
い、そのベースにディジタル処理装置の出力をレベルシ
フトして加え、コレクタ電位をチップイネーブル信号と
したことを特徴とするＲＡＭのチップイネーブル信号発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17049880U JPS6020240Y2 (ja) | 1980-11-28 | 1980-11-28 | Ｒａｍのチップイネ−ブル信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17049880U JPS6020240Y2 (ja) | 1980-11-28 | 1980-11-28 | Ｒａｍのチップイネ−ブル信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5794693U JPS5794693U (ja) | 1982-06-10 |
| JPS6020240Y2 true JPS6020240Y2 (ja) | 1985-06-17 |
Family
ID=29528929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17049880U Expired JPS6020240Y2 (ja) | 1980-11-28 | 1980-11-28 | Ｒａｍのチップイネ−ブル信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020240Y2 (ja) |
-
1980
- 1980-11-28 JP JP17049880U patent/JPS6020240Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5794693U (ja) | 1982-06-10 |
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