JPS60208843A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は半導体装置の製造方法、特にシリコン半導体基
板への素子分離形成方法に係る。

従来技術と問題点 半導体集積回路では複数菓子の間を絶縁する必要があ夛
、従来、ＰＮ接合による分離、選択酸化膜による分離、
Ｕ字溝や７字溝による分離などが利用されている。選択
酸化法は絶縁が完全で、耐圧が高く、工程も簡単である
ことから広く利用されている。しかし、酸化膜の成長が
等方向であるために酸化膜の必要な厚さに比例して横方
向にも酸化が進行し、かつバーズビークも大きいので、
集積度増加に難点がある。その点、溝埋込みによる分離
、特にＵ字溝形の分離では、絶縁性、耐圧性に優れ、か
つ溝の幅も溝の深さとは一応独立に狭くすることが可能
である。

しかし、Ｕ字溝形分離においてもなお酸化によるバーズ
ビークが存在し、それ以上集積度が上がらないという問
題がある。すなわち、シリコン基層にＵ字溝を形成し、
溝表面を酸化してから溝内を多結晶シリコンで埋めるが
、溝を埋めた多結晶シリコンの頂部は再び酸化する必要
があるので、この表面酸化の際、酸化膜が素子形成領域
上までのびて所謂、バーズビークを形成する。

また、Ｕ字溝を選択エピタキシャル法で埋める素子分離
方法も提案されているが、同様に、最後に表面を酸化す
るのでバーズビークが発生する。

発明の目的 本発明の目的は、以上の如き従来技術に鑑み、素子分離
におけるバーズビークの発生を抑えて、素子分離の幅を
小さくシ、集積回路の集積度増加に寄与することにある
。

発明の構成 上記目的を達成するために、本発明では、選択エピタキ
シャル成長法でＵ字溝を埋める前に、シリコン半導体基
層の素子形成領域およびＵ字溝の側壁に窒化シリコン膜
を予め形成しておく。こうすることによって、選択エピ
タキシャル成長法で溝内を埋めた後、表面を酸化しても
、窒化膜が存在するために酸化膜の成長がそこで停止す
る。その結果、バーズビークの発生は防止される。

また、本発明では、エピタキシャル成長が起きるべきで
ない領域を（すべて）窒化シリコン膜で覆う形になるの
で、酸化シリコンを使用する場合よシも、選択エピタキ
シャル成長が優れている。

発明の実施例 図面を参照して説明する。第１図を参照すると、ｐ−形
シリコン基板１にイオン打ち込みしてｎ＋＋込層２を形
成し、ｎ″′形エピタキシャル層３を成長して、シリコ
ン半導体本体を形成する。素子分離用のＵ字溝を形成す
るために、エピタキシャル層３の表面に５ｉｎ２膜４お
よびＳ　ｉ　ｓｌ’Ｊ４膜５を形成し、それをパターニ
ングする。この、バターニングしたＳｉ３Ｎ、膜５をマ
スクとしてシリコン半導体本体を異方性エツチングする
。このエツチングによって幅２〜３μｍ１深さ４〜５μ
ｍ　のＵ字溝６を形成する。このＵ字溝６はｎ＋形埋込
層２よシ深く形成する。

第２図を参照すると、先に形成した５ｔ３Ｎ４膜５およ
び５ｉ０２膜４を除去し、再び全面にＳｉＯ□膜７およ
びＳｉ３Ｎ、膜８を減圧ＣＶＤ法によってそれぞれ厚さ
０．３μｍおよび０．２μｍ程度形成する。このＳｉＯ
２膜７およびＳｉ３Ｎ４膜８は素子形成領域即ちｎ−形
エピタキシャル層３の表面のみならず、Ｕ字溝の内壁（
特に側壁）にも形成することが必須である。

第３図を参照すると、Ｕ字溝６の底の部分の５ｔ３Ｎ、
膜８および５ｉｎ２膜７を異方性コントロールエツチン
グによって選択的に除去し、シリコン基板１を露出させ
る。続いて、Ｕ字溝の底のシリコン基板１に例えばヒ素
イオンを打ち込んでｐ＋形領領域チャンネルストッパ）
９を形成する。

第４図を参照すると、Ｕ字溝の底に露出したシリコン基
板１とＵ字溝の底以外の表面を覆うＳｉ３Ｎ４膜８の表
面状態の相違を利用し、反応ガス、圧力、温度等をコン
トロールして、露出シリコン表面だけの選択的なエピタ
キシャル成長を行なう。選択エピタキシャル成長自体は
既に慣用されている技術である。この選択エピタキシャ
ル成長法を利用すれば、シリコンはＵ字溝内だけに堆積
（成長）し、Ｓｉ３Ｎ、膜上には一切堆積（付着）しな
い。従って、従来の多結晶シリコンの埋め込み法の場合
のように、Ｕ字溝内の埋込み後素子形成領域上に堆積し
た多結晶シリコンを除去する工程は必要でない。更に、
Ｕ字溝内に埋込まれたものも、選択エピタキシャル成長
法によれば均一なものが得られ、多結晶シリコンの充填
の場合のように不均一ではない。Ｕ字溝内の選択成長（
ノンドープまたはｐ−形）シリコン１０は溝を全部埋め
る少し前で停止して、次の工程で表面酸化による体積膨
張分を見込んでおく。

第５図を参照すると、Ｕ字溝内に選択成長したシリコン
１０の表面を酸化して厚さ０、ｌ−ｐｍ程度の５ｉｏ２
膜１１を形成する。このとき、Ｕ字溝内のシリコン１０
と素子形成領域３のシリコンの間にはＳｉ３Ｎ４膜８が
、存在するので、Ｕ字溝内のシリコン１０の酸化は縦方
向にだけ逆打し、横方向には進行しない。すなわち、バ
ーズビークは発生しない。

従来、Ｕ字溝に多結晶シリコンを埋め込んで表面を酸化
した場合、片側幅０．３μｍ程度のバーズビークが発生
していたので、本発明によシ両側で０．６μｍ程度の寸
法縮少が達成されている。

発明の効果 以上の説明から明らかな通勺、本発明によれば、集積回
路の素子分離の幅を低減することかできるので、集積度
増加に寄与する。

【図面の簡単な説明】

第１図〜第５図は本発明の詳細な説明するための半導体
装置の工程順断面図である。 １・・・シリコン基板、３・・・エピタキシャル層、６
・・・Ｕ字溝、７・・・ＳｉＯ□膜、８・・・Ｓｉ３Ｎ
、膜、９・・・チャンネルストッパ、１０・・・選択成
長エピタキシャルシリコン、１１・・・表面酸化膜。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士　西舘和之 弁理士　内田幸男 弁理士　山　口　昭　之

Claims (1)

【特許請求の範囲】
1. シリコン半導体基層にＵ字溝を形成する工程、該シリコ
   ン半導体基層の素子形成領域および該Ｕ字溝内の表面を
   窒化シリコン膜で散り工程、該窒化シリコン膜の該Ｕ字
   溝の底の部分を選択的に除去して前記シリコン半導体基
   層を露出させる工程、該Ｕ字溝内にシリコン半導体を選
   択的にエピタキシャル成長して該Ｕ字溝を埋める工程、
   そして該Ｕ字溝内の該シリコン半導体の表面を酸化する
   工程を含むことを特徴とする半導体装置の製造方法。