JPS60212893A - 語選択線駆動回路 - Google Patents
語選択線駆動回路Info
- Publication number
- JPS60212893A JPS60212893A JP59070374A JP7037484A JPS60212893A JP S60212893 A JPS60212893 A JP S60212893A JP 59070374 A JP59070374 A JP 59070374A JP 7037484 A JP7037484 A JP 7037484A JP S60212893 A JPS60212893 A JP S60212893A
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- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体記憶装置等の語選択線駆動回路にかかり
、特にその消費電力を減少しかつ動作を高速化する構成
の改善に関する。
、特にその消費電力を減少しかつ動作を高速化する構成
の改善に関する。
（ｂ） 技術の背景
半導体集積回路装置の集積規模の拡大が急速に進められ
ているが特に記憶装置はその代表と目されており、電子
計算機の主記憶製雪をはじめとして多くのシステムに広
く用いられてその進歩にを与している。
ているが特に記憶装置はその代表と目されており、電子
計算機の主記憶製雪をはじめとして多くのシステムに広
く用いられてその進歩にを与している。
更にシリコン（Ｓｉ）’ｉｒ半導体材料とする半導体集
積回路装置の進歩と併行して、電子移動度などの特性が
Ｓｊ よシ遥に優れる砒化ガリウム（ＧａＡｓ）などの
化合物半導体を用いて、Ｓｉの物性による限界をこえる
集積回路装置の開発が進められておシ、記憶装置につい
てもショットキバリア形電界効果トランジスタ、変調ド
ーピングを行なったヘテロ接合形電界効果トランジスタ
等を素子としてその開発が行なわれている。
積回路装置の進歩と併行して、電子移動度などの特性が
Ｓｊ よシ遥に優れる砒化ガリウム（ＧａＡｓ）などの
化合物半導体を用いて、Ｓｉの物性による限界をこえる
集積回路装置の開発が進められておシ、記憶装置につい
てもショットキバリア形電界効果トランジスタ、変調ド
ーピングを行なったヘテロ接合形電界効果トランジスタ
等を素子としてその開発が行なわれている。
（ｃ） 従来技術と問題点
電界効果トランジスタ（以下ＦＥＴと略称する）を素子
とする半導体記憶セルの１例を第１図に示す。図におい
てＴ、乃至Ｔ６はエンハンスメントモードのＦＥＴであ
り、ＦＥＴ ＴＩ及びＴ、は負荷素子Ｔ３及びＴ４と共
に２安定フリップフロップ回路を構成して、ＴＩ又はＴ
２のいずれか一方が導通状態であることによって２値情
報′１ｎ、０′を記憶する０またＴ、及びＴ６は記憶セ
ルに記憶されている情報を読出し、或いは新しい情報全
記憶させるために、セルと外部回路とを電気的に接続す
るだめのゲートトランジスタであり、そのゲート電極に
接続された語選択線ＷＫよって前記スリップフロンプ回
路と桁信号線り、Ｄとをオン、オフする。
とする半導体記憶セルの１例を第１図に示す。図におい
てＴ、乃至Ｔ６はエンハンスメントモードのＦＥＴであ
り、ＦＥＴ ＴＩ及びＴ、は負荷素子Ｔ３及びＴ４と共
に２安定フリップフロップ回路を構成して、ＴＩ又はＴ
２のいずれか一方が導通状態であることによって２値情
報′１ｎ、０′を記憶する０またＴ、及びＴ６は記憶セ
ルに記憶されている情報を読出し、或いは新しい情報全
記憶させるために、セルと外部回路とを電気的に接続す
るだめのゲートトランジスタであり、そのゲート電極に
接続された語選択線ＷＫよって前記スリップフロンプ回
路と桁信号線り、Ｄとをオン、オフする。
前記記憶セルはマトリクス状圧配設されており、語選択
線はデコーダによって選択されて通常バッファ増幅器に
よって駆動される。第２図は従来性なわれている語選択
線駆動回路の例を示し、Ｔ１１はインバータ回路の駆動
ＦＥＴ、Ｔ＋ｔはその負荷Ｆ’ＥＴである。駆動回路は
選択された語選択線を高レベルＨとしてその記憶セルの
ゲートＦＥＴＴａ及びＴ６ヲオンとし、非選択の語選択
線を低レベルＬとしてその記憶セルのゲートＦＥＴＴｓ
及ヒＴ６をオフｔこ保つが、このためＫはただ一つの選
択された「Ｕ選択線を除いて、多数の非選択の語選択線
の前記駆動回路の駆動トランジスタＴ１１がオンとなら
なければならない。すなわち前記例の如き駆動回路は選
択動作のために多大の電流を必要とする０ 半導体記憶装置において、消費電力の削減はその集積度
の増大１％性の向上のために極めて重要であって、前記
の語選択線駆動回路についても改善が必要である。
線はデコーダによって選択されて通常バッファ増幅器に
よって駆動される。第２図は従来性なわれている語選択
線駆動回路の例を示し、Ｔ１１はインバータ回路の駆動
ＦＥＴ、Ｔ＋ｔはその負荷Ｆ’ＥＴである。駆動回路は
選択された語選択線を高レベルＨとしてその記憶セルの
ゲートＦＥＴＴａ及びＴ６ヲオンとし、非選択の語選択
線を低レベルＬとしてその記憶セルのゲートＦＥＴＴｓ
及ヒＴ６をオフｔこ保つが、このためＫはただ一つの選
択された「Ｕ選択線を除いて、多数の非選択の語選択線
の前記駆動回路の駆動トランジスタＴ１１がオンとなら
なければならない。すなわち前記例の如き駆動回路は選
択動作のために多大の電流を必要とする０ 半導体記憶装置において、消費電力の削減はその集積度
の増大１％性の向上のために極めて重要であって、前記
の語選択線駆動回路についても改善が必要である。
（ｄ） 発明の目的
本発明は前記問題点に対処して、非選択の語選択線駆動
回路の消費電力を減少させ、低消費電力で高速の語選択
線駆動回路を提供することを目的とする。
回路の消費電力を減少させ、低消費電力で高速の語選択
線駆動回路を提供することを目的とする。
（ｅ） 発明の構成
本発明の前記目的は、駆動トランジスタ素子と該駆動ト
ランジスタ素子の負荷素子とを備えて、該負荷素子が該
駆動トランジスタ素子と接地線とに接続され、かつ該駆
動トランジスタ素子と該負荷素子との接続点から語選択
線に出力が供給される語選択線駆動回路により達成され
る。
ランジスタ素子の負荷素子とを備えて、該負荷素子が該
駆動トランジスタ素子と接地線とに接続され、かつ該駆
動トランジスタ素子と該負荷素子との接続点から語選択
線に出力が供給される語選択線駆動回路により達成され
る。
すなわち本発明においては、前記従来例とは逆に負荷素
子を接地線側、駆動トランジスタを非接地電源側に接続
することによって、非選択の語選択線の接地を駆動トラ
ンジスタがオフの状態、選択された語選択線の高レベル
Ｈを駆動トランジスタのオン状伸によって形成する。
子を接地線側、駆動トランジスタを非接地電源側に接続
することによって、非選択の語選択線の接地を駆動トラ
ンジスタがオフの状態、選択された語選択線の高レベル
Ｈを駆動トランジスタのオン状伸によって形成する。
この回路構成の結果として、選択された語選択線の駆動
には充分な駆動電流を供給することができて動作速度が
向上し、多数の非選択の語選択線駆動回路は電力を消費
せず駆動回路全体として消費電力が大幅に減少する。
には充分な駆動電流を供給することができて動作速度が
向上し、多数の非選択の語選択線駆動回路は電力を消費
せず駆動回路全体として消費電力が大幅に減少する。
（ｆ） 発明の実施例
以下本発明を実施例により図面を参照して具体的に説明
する。
する。
第３図（ａ）及び（ｂ）は本発明の実施例を示す回路図
である。図において、Ｔｔｌ ｎ ｎチャネルエンハン
スメントモードの駆動ＦＥＴ、Ｔｔｔはｎチャネルディ
プリーションモードの負荷ＦＥＴ 、ＲＨ負荷抵抗体、
Ｗけ語選択線、 Ｖｓｓは接地線、 ＶＤＤは非接地電
源母線、Ｉｎは入力端を示す。
である。図において、Ｔｔｌ ｎ ｎチャネルエンハン
スメントモードの駆動ＦＥＴ、Ｔｔｔはｎチャネルディ
プリーションモードの負荷ＦＥＴ 、ＲＨ負荷抵抗体、
Ｗけ語選択線、 Ｖｓｓは接地線、 ＶＤＤは非接地電
源母線、Ｉｎは入力端を示す。
すなわち駆動ＦＥＴＴ２１のドレインは電源母線ＶＤＤ
に接続し、そのソースは負荷Ｔ’ｔｔ又はＲに接続する
。負荷Ｔ、２又はＲの反対端は接地線ＶＳＳ Ｋ接続し
、語選択線Ｗへの出力は駆動ＦＥＴＴ２＋と負荷Ｔｔ２
又はＲとの接続点から取出される。
に接続し、そのソースは負荷Ｔ’ｔｔ又はＲに接続する
。負荷Ｔ、２又はＲの反対端は接地線ＶＳＳ Ｋ接続し
、語選択線Ｗへの出力は駆動ＦＥＴＴ２＋と負荷Ｔｔ２
又はＲとの接続点から取出される。
本発明の駆動回路の動作は次のとおりである。
すなわち、選択される語選択線の駆動回路の入力Ｉｎ’
（ｉ−高レベル、非選択の駆動回路の入力Ｉｎｔ低レベ
ルとする。選択された回路の駆動ＦＥＴ Ｔ□オンとな
り負荷Ｔ’ｔｔ又はＲに電流が流れて語選択線Ｗけ高レ
ベルＨとなる。また非選択の回路の駆動ＦＥＴＴ２□は
オフであって語選択線Ｗは低レベルＬに保たれる。本発
明の駆動回路は上述の如く動作するために１選択された
駆動回路には充分な駆動電流を与えて高速な動作を行わ
せることができ、非選択駆動回路は電力をほとんど消費
しない。
（ｉ−高レベル、非選択の駆動回路の入力Ｉｎｔ低レベ
ルとする。選択された回路の駆動ＦＥＴ Ｔ□オンとな
り負荷Ｔ’ｔｔ又はＲに電流が流れて語選択線Ｗけ高レ
ベルＨとなる。また非選択の回路の駆動ＦＥＴＴ２□は
オフであって語選択線Ｗは低レベルＬに保たれる。本発
明の駆動回路は上述の如く動作するために１選択された
駆動回路には充分な駆動電流を与えて高速な動作を行わ
せることができ、非選択駆動回路は電力をほとんど消費
しない。
（ｇ） 発明の詳細
な説明した如く本発明によれば、語選択線駆動回路が選
択時には充分な駆動電流が与えられ、かつ非選択時には
電力ｆｔ消費せず、半導体記憶装置ｔを高速かつ低消費
電力化する効果を有する。
択時には充分な駆動電流が与えられ、かつ非選択時には
電力ｆｔ消費せず、半導体記憶装置ｔを高速かつ低消費
電力化する効果を有する。
Claims (1)
- 駆動トランジスタ素子と該駆動トランジスタ素子の負荷
素子とを備えて、該負荷素子が該駆動トランジスタ素子
と接地線とに接続され、かつ該駆動トランジスタ素子と
該負荷素子との接続点から語選択線に出力が供給される
ことを特徴とする語選択線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070374A JPS60212893A (ja) | 1984-04-09 | 1984-04-09 | 語選択線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070374A JPS60212893A (ja) | 1984-04-09 | 1984-04-09 | 語選択線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60212893A true JPS60212893A (ja) | 1985-10-25 |
| JPH0522998B2 JPH0522998B2 (ja) | 1993-03-31 |
Family
ID=13429599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59070374A Granted JPS60212893A (ja) | 1984-04-09 | 1984-04-09 | 語選択線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60212893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394354A (en) * | 1992-12-21 | 1995-02-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and its layout design |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819791A (ja) * | 1981-07-27 | 1983-02-04 | Seiko Epson Corp | 半導体記憶装置 |
-
1984
- 1984-04-09 JP JP59070374A patent/JPS60212893A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819791A (ja) * | 1981-07-27 | 1983-02-04 | Seiko Epson Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394354A (en) * | 1992-12-21 | 1995-02-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and its layout design |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522998B2 (ja) | 1993-03-31 |
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