JPS60220961A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS60220961A JPS60220961A JP59077130A JP7713084A JPS60220961A JP S60220961 A JPS60220961 A JP S60220961A JP 59077130 A JP59077130 A JP 59077130A JP 7713084 A JP7713084 A JP 7713084A JP S60220961 A JPS60220961 A JP S60220961A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- semiconductor memory
- terminal
- semiconductor
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高密度実装用の半導体メモリ装置に関する。
５−ＲＡＭ （スタティック・ランダムアクセスメモリ
） 、Ｃ−ＲＡＭ （ＣＭＯＳスタティック・ランダム
アクセスメモリ）或いはＦＲＯＭ （ｆログラマプル・
リードオンリメモリ）等の半導体メモリは今日広く使用
されている。
） 、Ｃ−ＲＡＭ （ＣＭＯＳスタティック・ランダム
アクセスメモリ）或いはＦＲＯＭ （ｆログラマプル・
リードオンリメモリ）等の半導体メモリは今日広く使用
されている。
第１図はこういった半導体メモリの一例としてＤＩＰ型
（Ｄｕａｌ Ｉｎ Ｌｉｎｅ型）で小型フラットパッケ
ージの５−ＲＡＭの端子配列を示す図である。
（Ｄｕａｌ Ｉｎ Ｌｉｎｅ型）で小型フラットパッケ
ージの５−ＲＡＭの端子配列を示す図である。
図において、内部に半導体チップの収納された・ぐッケ
ージ本体１００の左側の外部端子配列は端子１・・・８
までがそれぞれアドレスバスＡ７・・・ＡＯｓ端子９・
・・１１がそれぞれデータバスＩ１０゜・・・工１０３
、端子１２が接地端子ＧＮＤとガっている。また、ノや
ッケージ本体１００の右側の外部端子配列は、端子１３
・・・１７までがそれぞれデータバスｌ１０４・・・ｌ
１０８、端子１８が第２チツゾセレクＦ ＣＦ２ 、端
子１９がアドレスバスＡ１０％端子２０が第１チップセ
レクト幅、端子２１がリードライトφ、端子２２．２３
がそれぞれアドレスバスＡ９．Ａ８、端子２４が電源端
子ｖＤＤとなっている。
ージ本体１００の左側の外部端子配列は端子１・・・８
までがそれぞれアドレスバスＡ７・・・ＡＯｓ端子９・
・・１１がそれぞれデータバスＩ１０゜・・・工１０３
、端子１２が接地端子ＧＮＤとガっている。また、ノや
ッケージ本体１００の右側の外部端子配列は、端子１３
・・・１７までがそれぞれデータバスｌ１０４・・・ｌ
１０８、端子１８が第２チツゾセレクＦ ＣＦ２ 、端
子１９がアドレスバスＡ１０％端子２０が第１チップセ
レクト幅、端子２１がリードライトφ、端子２２．２３
がそれぞれアドレスバスＡ９．Ａ８、端子２４が電源端
子ｖＤＤとなっている。
このようなメモリを装置の大容量化のためにプリント基
板に複数個高密度実装する場合は、第２図に示すように
、プリント基板１０４に形成された配線パターン上に半
導体メモリ１０１の外部端子１・・・２４を半田付けし
て行っている。
板に複数個高密度実装する場合は、第２図に示すように
、プリント基板１０４に形成された配線パターン上に半
導体メモリ１０１の外部端子１・・・２４を半田付けし
て行っている。
ここで、パッケージ本体１００に対し左側の端子１・・
・１２は上述したように一部のアドレス端子、一部のデ
ータ端子および接地端子であシ、各半導体メモＩＪ １
０ Ｊ 、 Ｊ Ｏ２間で共通端子となっている。これ
らの共通端子に接続する配線は、高密度実装を図るため
スルーホール１０３・・・１０３を介してプリント基板
１０１裏面の図示しないプリント配線に接続されている
。また、・やッケージ本体１００の右側の端子列のうち
、第２チップセレクト端子品とな右端子１８、第１チツ
プセレクト端子侶となる端子２ｏおよびリードライト端
子Ｒ７Ｗとなる端子２１は半導体メモＩＪ Ｊ ＯＪ
、 ２０１間で共通にできないため、各半導体メモリ１
０１，１０１ごとにプリント配線に弓１き出されている
。尚、図において、１０５は電源ラインｖＤＤ用のプリ
ント配線であシ、右側の端子列のアドレスバスＡｓ、Ａ
、。
・１２は上述したように一部のアドレス端子、一部のデ
ータ端子および接地端子であシ、各半導体メモＩＪ １
０ Ｊ 、 Ｊ Ｏ２間で共通端子となっている。これ
らの共通端子に接続する配線は、高密度実装を図るため
スルーホール１０３・・・１０３を介してプリント基板
１０１裏面の図示しないプリント配線に接続されている
。また、・やッケージ本体１００の右側の端子列のうち
、第２チップセレクト端子品とな右端子１８、第１チツ
プセレクト端子侶となる端子２ｏおよびリードライト端
子Ｒ７Ｗとなる端子２１は半導体メモＩＪ Ｊ ＯＪ
、 ２０１間で共通にできないため、各半導体メモリ１
０１，１０１ごとにプリント配線に弓１き出されている
。尚、図において、１０５は電源ラインｖＤＤ用のプリ
ント配線であシ、右側の端子列のアドレスバスＡｓ、Ａ
、。
ＡＩＯおよびデータバスｌ１０４・・・Ｉｌｏ、に接続
するプリント基板配線は省略しである。
するプリント基板配線は省略しである。
ところで、こういった半導体メモリ等を用いた小型の例
えばハンドベルト・コンビーータ等では、半導体メモリ
自体の記憶容量の大容量化と共にそれらの高密度実装化
が要求されている。
えばハンドベルト・コンビーータ等では、半導体メモリ
自体の記憶容量の大容量化と共にそれらの高密度実装化
が要求されている。
しかしながら、半導体メモリをプリント基板に複数個実
装する場合、外部端子に接続するプリント配線の引き回
しのためにかなシ広い面積を必要とする。現在、このプ
リント配線の高密度配線の技術は略限界にあるといえる
。
装する場合、外部端子に接続するプリント配線の引き回
しのためにかなシ広い面積を必要とする。現在、このプ
リント配線の高密度配線の技術は略限界にあるといえる
。
本発明は上記のような点に鑑みてなされたもので、複数
の半導体メモリの高密度実装が可能な半導体メモリ装置
を提供することを目的とする。
の半導体メモリの高密度実装が可能な半導体メモリ装置
を提供することを目的とする。
すなわち本発明による半導体メモリ装置では、パッケー
ジ本体の左右に複数の外部端子を有する第１の半導体メ
モリと、上記第１の半導体メモリと同一機能を有しパッ
ケージ本体の左右の外部端子配列が上記第１の半導体メ
モリと左右対称である第２の半導体メモリとが同一プリ
ント基板上に実装されたものである。
ジ本体の左右に複数の外部端子を有する第１の半導体メ
モリと、上記第１の半導体メモリと同一機能を有しパッ
ケージ本体の左右の外部端子配列が上記第１の半導体メ
モリと左右対称である第２の半導体メモリとが同一プリ
ント基板上に実装されたものである。
以下図面を参照して本発明の一実施例につき説明する。
第３図に本発明による半導体メモリ装置に使用される半
導体メモリを示す。図の半導体メモリは第１図に示すも
のと同一機能を有するもので各外部端子たけ、端子の機
能を示す符号を付しである。この図から明らかなように
、第３図に示す半導体メモリは第１図に示すものとは左
右の端子列が入れ代わシ、第１図のノｅッケージの右側
の端子列が第２図の７９ツケージの左側に配置されてお
シ、第１図の左側の端子列が第２図のパッケージの右側
に配置されている。
導体メモリを示す。図の半導体メモリは第１図に示すも
のと同一機能を有するもので各外部端子たけ、端子の機
能を示す符号を付しである。この図から明らかなように
、第３図に示す半導体メモリは第１図に示すものとは左
右の端子列が入れ代わシ、第１図のノｅッケージの右側
の端子列が第２図の７９ツケージの左側に配置されてお
シ、第１図の左側の端子列が第２図のパッケージの右側
に配置されている。
以上のようなメモリの実装状態を第４図の平面図および
第４図のＡ Ａ’線に沿った断面図である第５図に示す
。図において、１０１は従来と同様の端子配列の第１の
半導体メモリで、１０２は第１の半導体メモＩＪ １０
１と端子配列が逆の第２の半導体メモリ１０２である。
第４図のＡ Ａ’線に沿った断面図である第５図に示す
。図において、１０１は従来と同様の端子配列の第１の
半導体メモリで、１０２は第１の半導体メモＩＪ １０
１と端子配列が逆の第２の半導体メモリ１０２である。
ここで、第１の半導体メモＩＪ Ｊ ＯＪの左１１１１
１の端子１・・・１２および第２の半導体メモリ１０２
の右側の端子１３・・・２４にはアドレス端子やデータ
バスおよび接地電源の端子等の同一機能を有する半導体
メモリ間で並列接続可能な端子が配置されている。そし
て、上記第１の半導体メモＩＪ １０１の左側の端子１
・・・１２と第２の半導体メモ＋）１０２の右側の端子
１３・・・２４とが対応した配置となっているため、第
４図および第５図に示すように第１の半導体メモＩＪ
１０ Ｊの左側のｔ３Ｍ子Ｉ・・１２と第２の半導体メ
モＩＪ Ｊ ０２の右側の端子１３・・・２４の対応す
る端子同士を重ねて半田付けすることが可能である。こ
れらの端子に電気的接続する配線パターンは例えば第５
図の１０３で示すようなスルーホールを通じてプリント
基板１０４の裏面の配線・臂ターンに引き出すようにす
ればよい。
１の端子１・・・１２および第２の半導体メモリ１０２
の右側の端子１３・・・２４にはアドレス端子やデータ
バスおよび接地電源の端子等の同一機能を有する半導体
メモリ間で並列接続可能な端子が配置されている。そし
て、上記第１の半導体メモＩＪ １０１の左側の端子１
・・・１２と第２の半導体メモ＋）１０２の右側の端子
１３・・・２４とが対応した配置となっているため、第
４図および第５図に示すように第１の半導体メモＩＪ
１０ Ｊの左側のｔ３Ｍ子Ｉ・・１２と第２の半導体メ
モＩＪ Ｊ ０２の右側の端子１３・・・２４の対応す
る端子同士を重ねて半田付けすることが可能である。こ
れらの端子に電気的接続する配線パターンは例えば第５
図の１０３で示すようなスルーホールを通じてプリント
基板１０４の裏面の配線・臂ターンに引き出すようにす
ればよい。
以上のように、第２図と第４図とを比較すれば明らかで
あるが、従来１つの半導体メモリに対して、スルーホー
ル１０３・・１θ３が１組必要であったのを本実施例の
ものでは２つの半導体メモリに対し１組のスルーホール
１０３ｔｌＣ減らすことができる。そして同一機能を有
するメモリ同士を一対づつ片側の端子列を直接接続でき
るため、半導体メモリに接続に伴う配線パターンの占有
面積を縮小させることができる。
あるが、従来１つの半導体メモリに対して、スルーホー
ル１０３・・１θ３が１組必要であったのを本実施例の
ものでは２つの半導体メモリに対し１組のスルーホール
１０３ｔｌＣ減らすことができる。そして同一機能を有
するメモリ同士を一対づつ片側の端子列を直接接続でき
るため、半導体メモリに接続に伴う配線パターンの占有
面積を縮小させることができる。
尚、第２の半導体メモＩＪ １０２は既存の端子配列を
有する第１の半導体メモＩＪ １０１のチップにおける
電極ｉ４ターンを変更して製造できるが、第６図の断面
図に示すように第１のメモリ１０１のチップ１０６をリ
ードフレームに上下逆にマウントすればすなわち、第１
の半導体メモＩＪ Ｊ ０１の端子の折シ曲げ方向を逆
にすれば製造でき、特にチップパターンの変更も要さず
極めて簡単に製造可能である。
有する第１の半導体メモＩＪ １０１のチップにおける
電極ｉ４ターンを変更して製造できるが、第６図の断面
図に示すように第１のメモリ１０１のチップ１０６をリ
ードフレームに上下逆にマウントすればすなわち、第１
の半導体メモＩＪ Ｊ ０１の端子の折シ曲げ方向を逆
にすれば製造でき、特にチップパターンの変更も要さず
極めて簡単に製造可能である。
以上説明したように本発明による半導体メモリ装置によ
れば配線パターンの引き回しの高効率化を図ることがで
きるため、複数の半導体メモリの高密度実装が可能とな
る。
れば配線パターンの引き回しの高効率化を図ることがで
きるため、複数の半導体メモリの高密度実装が可能とな
る。
第１図は半導体メモリの端子配列を説明する平面図、第
２図は従来の半導体メモリのプリント基板への実装状態
を示す平面図、第３図は不発明の半導体メモリ装置で使
用する半導体メモリの端子配列を説明する平面図、第４
図および第５図はそれぞれ本発明の半導体メモリ装置に
おける半導体メモリのプリント基板への実装状態を示す
平面図および断面図、第６図は第２の半導体メモリの断
面図である。 １、・・・２４・・・端子、１００・・・ノクツケージ
本体、１０１・・・第１の半導体メモリ、１０２・・・
第２の半導体メモリ、１０３・・・スルーホール、１０
４・・・プリント基板、１０６・・・チップ。 出願人代理人 弁理士 鈴 江 武 彦第２０ 第３− 第４図 第５図 第６図 ５ １０６ ７１−１
２図は従来の半導体メモリのプリント基板への実装状態
を示す平面図、第３図は不発明の半導体メモリ装置で使
用する半導体メモリの端子配列を説明する平面図、第４
図および第５図はそれぞれ本発明の半導体メモリ装置に
おける半導体メモリのプリント基板への実装状態を示す
平面図および断面図、第６図は第２の半導体メモリの断
面図である。 １、・・・２４・・・端子、１００・・・ノクツケージ
本体、１０１・・・第１の半導体メモリ、１０２・・・
第２の半導体メモリ、１０３・・・スルーホール、１０
４・・・プリント基板、１０６・・・チップ。 出願人代理人 弁理士 鈴 江 武 彦第２０ 第３− 第４図 第５図 第６図 ５ １０６ ７１−１
Claims (1)
- パッケージ本体の左右に複数の外部端子を有する第１の
半導体メモリと、この第１の半導体メモリと同一機能を
有しパッケージ本体の左右の外部端子配列が上記第１の
半導体メモリと左右逆である第２の半導体メモリとが実
装された半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077130A JPS60220961A (ja) | 1984-04-17 | 1984-04-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077130A JPS60220961A (ja) | 1984-04-17 | 1984-04-17 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60220961A true JPS60220961A (ja) | 1985-11-05 |
Family
ID=13625210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077130A Pending JPS60220961A (ja) | 1984-04-17 | 1984-04-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60220961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117355A (ja) * | 1985-11-18 | 1987-05-28 | Fuji Electric Co Ltd | 集積回路の製造方法 |
| JPS6327053U (ja) * | 1986-08-07 | 1988-02-22 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661151A (en) * | 1979-10-23 | 1981-05-26 | Mitsubishi Electric Corp | Package semiconductor integrated circuit |
| JPS5814391U (ja) * | 1981-07-21 | 1983-01-28 | 九州積水工業株式会社 | ホッパ−ロ−ダ−の弁板作動機構 |
-
1984
- 1984-04-17 JP JP59077130A patent/JPS60220961A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661151A (en) * | 1979-10-23 | 1981-05-26 | Mitsubishi Electric Corp | Package semiconductor integrated circuit |
| JPS5814391U (ja) * | 1981-07-21 | 1983-01-28 | 九州積水工業株式会社 | ホッパ−ロ−ダ−の弁板作動機構 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117355A (ja) * | 1985-11-18 | 1987-05-28 | Fuji Electric Co Ltd | 集積回路の製造方法 |
| JPS6327053U (ja) * | 1986-08-07 | 1988-02-22 |
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