JPS60225265A - 障害診断方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、チャネル内にシリアル−パラレル変換用の入
力バッファ及び出力バッファを備えるシリアルインタフ
ェースにおける障害診断方式に関する。

従来技術と問題点 中央処理装置（ＣＰＵ）と下位装置例えばワークステー
ジジンとの間に介在するインタフェースは、ＣＰＵがパ
ラレル入出力そしてインタフェースラインがシリアル伝
送であればチャネル内にパラレル／シリアル変換用の入
出カバソファを備え、そしてこれらのバッフ１は共用と
するものもあるが、独立とするものである。またシリア
ルデータには各種の形式があるが、第１図に示すように
パルス幅の長短によって情報の１．０を表わすものがあ
り、この場合はデータ入力の立上りを検出し、そこから
一定時間（τ）遅れた時点でサンプリング（ＳＰＬ）Ｌ
、そしてサンプリングしたレベルがＨ（ハイ）かＬ（ロ
ー）かによって情報の１．０を判定する。図示の例は最
初のビットが０、次のビットが１、その次のビ・ントが
Ｏである。か−るビットの例えば１４個で１ワードが構
成され、１ワークステーシヨン宛のデータは最大２５６
ワードで構成される。

中央処理装置、下位装置、これらを結ぶインタフェース
ラインからなるシステ゛ムで、ライトコマンドを受けた
が表示しない、割込み要求を上げたが応答がこない等の
トラブルが発生した時はロジックトレーサを用いて信号
を採取し、解析して障害原因を調査するが、信号採取箇
所は該トレーサのプローブを当て易いなどの理由からイ
ンタフェースラインとするのが普通である。しかしこの
場合、次のような問題がある。（１１０シツクトレーサ
のサンプリング周期は第１図のビット周期などよりはる
かに短かいので重複してデータ採取することになり、ト
レーサのメモリ制限によってデータの収集期間を長くす
ることできない。（２）ロジックトレーサで収集するデ
ータと電圧のレベル表現であるから、例えば第１図の１
ビツトの波形が［１１１１１１１００００Ｊのように表
わされ、このため改めて情報の１．０判定をしなければ
ならない。

一方、この種のロジックトレーサは同時に複数築する機
能がある。そこで、中央処理装置と下位装置間の信号を
解析する場合、直接シリアルインタフェースライン上の
データをトレースするのではなく、パラレル／シリアル
変換を行なう入出力バッファ上のパラレルデータの形態
にあるときにトレースすれば上記（１１（２１の問題を
解決できる。更に、診断に当っては入力データと出力デ
ータをチヱックする必要があるが、これらを入カバソフ
ァと出カバソファから得たのではトレースポイント数が
多くなり、ロジックトレーサのセントが大変になる。若
し、一方のバッファから入出力データを得ることができ
るようにすればトレースポイントは半減し、ロジックト
レーサの所要チャネル数は半減し、プローブのセットが
容易になる。

発明の目的 本発明は、か＼る点に着目してなされたもので、チャネ
ル装置側の構成を若干変更するだけで、比較的簡単な構
成のロジックトレーサで確実な障害診断を迅速、容易に
実行可能にしようとするもの　）である。

発明の構成 本発明は、ＣＰＵからのパラレルデータ入力を端末への
シリアルデータに変換する出力バッファおよび端末から
のシリアルデータをＣＰＵへのパラレルデータ出力に変
換する入力バッファをチャネル内に備えるシリアルイン
タフェースにおける障害診断方式において、端末へ送出
される該出カバソファのシリアルデータを診断時に該入
力バッファへ折り返す回路を形成し、該出カバソファか
ら及び該端末からの各シリアルデータを人力される該入
カバソファのパラレル出力データを缶入カロジソクトレ
ーサで読み取って診断することを特徴とするが、以下図
示の実施例を参照しながらこれを詳細に説明する。

発明の実施例 第２図は本発明の一実施例を示す概略図で、ＣＨＰはチ
ャネル装置、ＳＩＬはシリアル・インタフェース・ライ
ン、ＴＥは端末（ワークステーション）である。チャネ
ルＣＨＰには入カバ・ノファＢＵＦｉと出力バッファＢ
ＵＦｏが独立して設けられ、出力バッファＢＵＦｏは図
示せぬＣＰＵから端末ＴＥへのパラレルデータＰＤｉを
シリアルデータＳＤｏに変換する機能を有する。また人
力バッファＢＵＦｉは端末ＴＥからＣＰＵへのシリアル
データＳＤｉをパラレルデータＰＤｏに変換する機能を
有する。シリアルデータＳＤｏはパルス生成回路ＰＧに
よりまたシリアルデータＳＤｉは図示しないが端末ＴＨ
に設けられたパルス生成回路によりいずれも第１図に示
した形式の幅変調パルスとされ、１４ビツトで１ワード
を構成し、そのｎワードが１単位になる。第３図はその
一例で、０が１４個連続するワード１４２が伝送単位の
開始を示す。続くＣＷはコントロールワードで、その第
１ビツトの１は同期信号ＳＹＮである。この同期信号に
続く第２〜第４ビツトはコマンドＣＭＤで、これにはラ
イトＷ１リードＲ１ポーリングＰＯＬＬ等がある。第５
．第６ビツトは０で、第７〜第９ビツトが端末ＴＨのア
ドレスＡＤＲ３になる。このコントロールワードＣＷの
後に任意数のデータワードＤＷが続き、最後に最終ワー
ドＴＷが続いて１回の転送では最大２５６ワード構成に
なる。端末ＴＥは一般に複数個あり、中央処理装置から
伝送された信号を一斉に受信し、アドレスＡＤＲ３を見
て自己宛のものであれば取込み、自己宛のものでなけれ
ば廃棄する。

このようなシステムで障害が発生した場合サービス技術
者は一般にロジックトレーサのプローブをシリアル・イ
ンタフェース・ラインＳＩＬに当ててデータを採取する
が、この方式では前述の欠点がある。この点、入出力バ
ッファＢＵＦｏ、ＢＬＩＦｉのパラレルデータ部でのデ
ータ採取は甚だ有効である。即ちこれらの入力バッファ
ＢＵＦｉ及び出力バッフ１ＢＵＦｏはそれぞれ上記の１
ワ一ド分のデータを格納するので、該ワードの各ビット
を採取するようにすれば、前述の情報“１”。

“０”判定などは不要となる。しかし人、出カバソファ
の各々につき各ビットを採取するとトレースポイントは
計２８点となり、少なくはない。そこで本発明では出力
バッファＢＵＦｏからの出力データが、端末ＴＥへ送ら
れる他に、入カバソファＢＵＦｉへも送られるようにし
く正常時は端末ＴＥへ送られるのみで、入カバソファへ
は取込まれない）、ロジックトレーサのプローブは入力
バッファＢＵＦｉの１４個のトレースポイントＴＰへの
み当てるようにする。そしてこのときのサンプリングパ
ルスはロジックトレーサ内蔵のものでなく、入力バッフ
ァＢＵＦｉが１４ビツトパラレル出力ＰＤｏを生じるタ
イミングパルスとする。

このパルスは同期信号検出回路ＤＥＴから得ることがで
きる。このことにより、ロジックトレーサによるサンプ
リングデータは可及的に少数で済み、少ないメモリに長
期間に亘って多くのデータを収集でき、確実な障害診断
が可能となる。また、収集されたデータは１，０そのも
のであり、別に解読する必要なく直ちに故障診断に利用
できる。

パルス生成回路ＰＣの出力はドライバＤＶを通してシリ
アル・インタフェース・ラインＳＩＬに与えられ、また
該ラインＳＩＬの信号はレシーバＲＶを通して入カバソ
ファＢＵＦｉへ与えられる。

レシーバＲＶの出力はまたアンドゲートＧ１を介して同
期検出回路ＤＥＴへ与えられ、該回路に同期信号ＳＹＮ
を検出させてサンプリングパルスＳＰＬを発生させる。

これは通常は入力時（端末からのデータ受信時）のみで
あるが、本発明では診断時にもか＼る動作を行なわせる
。オアゲートＧ２はこの目的で設けたもので、入力時ま
たは診断時にゲートＧ１を開く。

動作を説明する。ＳＹＮ検出回路ＤＥＴはサンプリング
パルスＳＰＬを発生する回路を内蔵し、シリアルデータ
ＳＤｉの立上り（ＳＹＮ）がゲートＧＩを通して検出さ
れたときにその立上りから一定時間遅れてサンプリング
パルスＳＰＬを発生する。こうしてシリアルデータＳＤ
ｉの“１”。

“０”を入力バッファＢＵＦ　ｉへ逐次読み込ませる。

しかしゲートＧ１が閉じていると、データＳＤｉがあっ
てもサンプリングパルスＳＰＬは生せず、上記のデータ
取込みはない。このゲー）Ｇ＋を開くのはオアゲートＧ
２の出力、つまり入力モードを示す信号か診断モードを
示す信号である。

シリアルデータ出力ＳＤｏはドライバＤＶを通してライ
ンＳＩＬ上に送出され、またシリアルデータ入力ＳＤｉ
はレシーバＲＶを通して受信されるが、ドライバＤＶの
出力端とレシーバＲＶの入力端はラインＳＩＬにて直結
されているので、出力データＳＤｏはレシーバＲＶ側に
も回り込む。但し、通常の出力時にはゲートＧ＋を開か
ないのでサンプリングパルスＳＰＬは発生せず、入力バ
ッファＢＵＦｉに出力データが書込まれることはない。

これに対し、入力時には出力データＳＤｏは生じないの
で、入力データＳＤｉだけが入カバソファＢＵＦｉに書
込まれる。

診断時には入力データＳＤｉも出力データＳＤ。

も入力バッファＢＵＦｉに取り込まれる。これらのデー
タの発生時期はずれているから両データの採取を１つの
バッファＢＵＦｉで、共通の従って少数のトレースポイ
ントＴＰで行うことができる。

発明の効果 以上述べたように本発明によれば、チャネル装置の構成
を若干変更するだけで既存のロジソクトレ−サによる診
断が簡易に行えるようになる利点がある。

【図面の簡単な説明】

第１図はシリアルデータの一例を示す説明図、第２図は
本発明の一実施例を示す構成図、第３図はシリアルデー
タのワード構成を示す説明図である。 図中、ＣＨＰはチャネル装置、ＳＩＬはシリアルインタ
フェースライン、ＴＥは端末、Ｂ　Ｕ　Ｆ　。 は出力バッファ、ＢＵＦｉは入力バッファ、ＤＶはドラ
イバ、ＲＶはレシーバ、ＤＥＴはサンプリングパルスを
発生する回路、Ｇ＋はパルス発生制御ゲートである。 出願人　富士通株式会社 代理人弁理士　青　柳　稔

Claims (1)

1. 【特許請求の範囲】 ＣＰＵからのパラレルデータ入力を端末へのシリアルデ
   ータに変換する出力バッファおよび端末からのシリアル
   データをＣＰＵへのパラレルデータ出力に変換する入力
   バッファをチャネル内に備えるシリアルインタフェース
   における障害診断方式において、 端末へ送出される該出力バッファのシリアルデータを診
   断時に該入力バッファへ折り返す回路を形成し、該出カ
   バソファから及び該端末からの各シリアルデータを入力
   される該入力バッファのパラレル出力データを多入力ロ
   ジックトレーサで読み取って診断することを特徴とする
   障害診断方式。