JPS60249417A - ゲ−ト信号遅延回路 - Google Patents
ゲ−ト信号遅延回路Info
- Publication number
- JPS60249417A JPS60249417A JP59106796A JP10679684A JPS60249417A JP S60249417 A JPS60249417 A JP S60249417A JP 59106796 A JP59106796 A JP 59106796A JP 10679684 A JP10679684 A JP 10679684A JP S60249417 A JPS60249417 A JP S60249417A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- logic
- terminal
- counter
- gate signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はゲート信号遅延回路に関するものである。す
なわち、この回路の外部から入力されるケート信号と同
一の時間幅を有し、その始端がゲート信号の始端より遅
れて外部から与えられるタイミンク信号に合致する遅延
ゲート信号を発生する回路に関するものである。
なわち、この回路の外部から入力されるケート信号と同
一の時間幅を有し、その始端がゲート信号の始端より遅
れて外部から与えられるタイミンク信号に合致する遅延
ゲート信号を発生する回路に関するものである。
従来この種の回路として第１図に示すものがあった。図
において（１１はゲート信号入力端子、（２）はタイミ
ング信号入力端子、（３１はクロック信号入力端子、（
４１、＋５１はそれぞれカウンタでＴは計数すべきクロ
ック信号のパルスが入力される端子、Ｅはイネーブル信
号、すなわち、このカウンタを動作可能状態又は動作不
能状態に制御する信号が入力される端子、Ｒはリセット
信号の入力端子、Ｌはロード信号の入力端子である。カ
ウンタ（４）の端子Ｈにリセット信号が入力されるとカ
ウンタ（４１の計数値はＯにリセットされ、カウンタ（
５）の端子りにロード信号が入力されるとカウンタ（５
）の計数値として数値１がロードされる。（６）は比較
器で、カウンタ（４１と（５）の内容（計数値）が一致
すると一致信号（論理「１」の信号）を出力する。（７
１は一致信号の出力線、：８）はＪＫフリップフロップ
、（９）は遅延ゲート信号の出力端子である。
において（１１はゲート信号入力端子、（２）はタイミ
ング信号入力端子、（３１はクロック信号入力端子、（
４１、＋５１はそれぞれカウンタでＴは計数すべきクロ
ック信号のパルスが入力される端子、Ｅはイネーブル信
号、すなわち、このカウンタを動作可能状態又は動作不
能状態に制御する信号が入力される端子、Ｒはリセット
信号の入力端子、Ｌはロード信号の入力端子である。カ
ウンタ（４）の端子Ｈにリセット信号が入力されるとカ
ウンタ（４１の計数値はＯにリセットされ、カウンタ（
５）の端子りにロード信号が入力されるとカウンタ（５
）の計数値として数値１がロードされる。（６）は比較
器で、カウンタ（４１と（５）の内容（計数値）が一致
すると一致信号（論理「１」の信号）を出力する。（７
１は一致信号の出力線、：８）はＪＫフリップフロップ
、（９）は遅延ゲート信号の出力端子である。
第２図は第１図の各部の信号波形を示す動作タイムチャ
ートで、第２図（ａ）は端子（１）のゲート信号、同図
（ｂｌは端子（３）のクロック信号、同図（Ｃ）はカウ
ンタ（４（の計数値、同図（ｄ）は端子（２１のタイミ
ンク信号、同図（ｅｌはカウンタ（５）の計数値、同図
（ｆ＋は端子（９）の遅延ゲート信号である。
ートで、第２図（ａ）は端子（１）のゲート信号、同図
（ｂｌは端子（３）のクロック信号、同図（Ｃ）はカウ
ンタ（４（の計数値、同図（ｄ）は端子（２１のタイミ
ンク信号、同図（ｅｌはカウンタ（５）の計数値、同図
（ｆ＋は端子（９）の遅延ゲート信号である。
端子（１）のゲート信号（第２図（ａ））が論理「１」
である間、カウンタ（４）は端子（３；のクロック信号
のパルス数を計数する。端子（２１のタイミング信号（
第２図（ｄ））がフリップ７０ツブ（８１のＪ端子に加
えられている間にクロック信号がフリップ７０ツブ（８
１に入力するとフリップフロップには論理「１」がセッ
トされ、端子（９）の遅延ゲート信号（第２図（ｆ））
が論理「１」となると同時にカウンタ（５１には計数値
１がロードされ、かクカウンタ（５）のＥ端子の信号論
理は「１」となって端子＋３１のクロック信号のパルス
の計数を開始する。カウンタ（５１の内容がカウンタ（
４１と同一になると、一致信号が出力されカウンタ（４
（はリセットされ、フリップ７０ツブ１８１はリセット
され、したがって端子（９）の遅延ゲート信号の波形は
第２図（ｆ＋に示すとおりになる。すなわち、第２図げ
）の波形の立上り点は第２図（ｄｌの波形で制御され、
時間幅は第２図ｔａｌの波形の時間幅と同一になる。
である間、カウンタ（４）は端子（３；のクロック信号
のパルス数を計数する。端子（２１のタイミング信号（
第２図（ｄ））がフリップ７０ツブ（８１のＪ端子に加
えられている間にクロック信号がフリップ７０ツブ（８
１に入力するとフリップフロップには論理「１」がセッ
トされ、端子（９）の遅延ゲート信号（第２図（ｆ））
が論理「１」となると同時にカウンタ（５１には計数値
１がロードされ、かクカウンタ（５）のＥ端子の信号論
理は「１」となって端子＋３１のクロック信号のパルス
の計数を開始する。カウンタ（５１の内容がカウンタ（
４１と同一になると、一致信号が出力されカウンタ（４
（はリセットされ、フリップ７０ツブ１８１はリセット
され、したがって端子（９）の遅延ゲート信号の波形は
第２図（ｆ＋に示すとおりになる。すなわち、第２図げ
）の波形の立上り点は第２図（ｄｌの波形で制御され、
時間幅は第２図ｔａｌの波形の時間幅と同一になる。
従来の装置は以上のように構成されているので、カウン
タ２個と比較器及びフリップ７０ツブを必要とし使用素
子数が多くなるという欠点が６りた。
タ２個と比較器及びフリップ７０ツブを必要とし使用素
子数が多くなるという欠点が６りた。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではアップダウンカウン
タ（可逆カウンタ）を使用することによりカウンタ１個
とデコーダ及びフリップ７０ツブでゲート信号遅延回路
を構成・した。
めになされたもので、この発明ではアップダウンカウン
タ（可逆カウンタ）を使用することによりカウンタ１個
とデコーダ及びフリップ７０ツブでゲート信号遅延回路
を構成・した。
以下この発明の実施例を図面について説明する。
第３図はこの究明の一実施例を示すブロック図であって
、第１図と同一符号は同−又は相当部分を示し、１０１
Ｕアップダウンカウンタ、ｆｌｉｔはデコーダである
。Ｔはアップダウンカウンタｆｌｏ＋の計数すべきクロ
ック信号のパルスが入力される端子、Ｓｌ。
、第１図と同一符号は同−又は相当部分を示し、１０１
Ｕアップダウンカウンタ、ｆｌｉｔはデコーダである
。Ｔはアップダウンカウンタｆｌｏ＋の計数すべきクロ
ック信号のパルスが入力される端子、Ｓｌ。
Ｓ２ はそれぞれ制御信号入力端子であって、ｓｌ。
Ｓ２ に加えられる信号の論理と、このアップダウンカ
ウンタ１０１がクロック信号パルスの入力に対して行う
動作とは第１表に示すとおりになる。
ウンタ１０１がクロック信号パルスの入力に対して行う
動作とは第１表に示すとおりになる。
オ １ 表
デコーダＵはアップタウンカウンタ１１０１の計数値が
＋１のとき論理「１」の出力をフリップフロップ（８）
のに端子に入力する。
＋１のとき論理「１」の出力をフリップフロップ（８）
のに端子に入力する。
第４図は第３図の各部の信号波形を示す動作タイムチャ
ートで、第４図ｔａｌは端子ｔｌ＋のゲート信号、同図
（ｂ）は端子（３１のクロック信号、同図（ｃｊＩ″ｉ
端子（２１のタイミンク信号、同図（ｄｉはカウンタ１
１０１の計数値、同図ｔｅｌはデコータ圓の出力、同図
ｔｆ）は端子（９）の遅延ゲート信号を示す。
ートで、第４図ｔａｌは端子ｔｌ＋のゲート信号、同図
（ｂ）は端子（３１のクロック信号、同図（ｃｊＩ″ｉ
端子（２１のタイミンク信号、同図（ｄｉはカウンタ１
１０１の計数値、同図ｔｅｌはデコータ圓の出力、同図
ｔｆ）は端子（９）の遅延ゲート信号を示す。
ケート信号（第４図（ａ））が調理「１」になるとカウ
ンタ（１０）はクロック信号をカウントアツプする。
ンタ（１０）はクロック信号をカウントアツプする。
その途中でタイミング信号（第４図（Ｃ））がフリップ
７０ツブ１８１のＪ端子に加えられるとフリップフロッ
ゾ（８１がセットされ端子Ｓ２の信号論理も「１」とな
るのでカウンタ１ＪＯ）はホールドモードに入り計数値
は変化しない。次にゲート信号（第４図（ａ））が論理
「０」になり端子Ｓ１の信号論理が「０」になるとカウ
ンタ１１０）はダウンカウントを始め計数値が＋１にな
るとデコータ旧）は第４図（ｅｌに示すパルスを発生し
フリップ７０ツブ（８１ヲリセツトし端子Ｓ２の信号論
理を「０」にしてカウンタ（ｌＯ）をリセットモードに
する。したがって、端子（９１の遅延ゲート信号の波形
は第４図＋ｆ＋に示すとおシになジ、第４図（ａ） 、
（ｃ）に示す信号波形との関係は第２図について説明
したと同様になる。
７０ツブ１８１のＪ端子に加えられるとフリップフロッ
ゾ（８１がセットされ端子Ｓ２の信号論理も「１」とな
るのでカウンタ１ＪＯ）はホールドモードに入り計数値
は変化しない。次にゲート信号（第４図（ａ））が論理
「０」になり端子Ｓ１の信号論理が「０」になるとカウ
ンタ１１０）はダウンカウントを始め計数値が＋１にな
るとデコータ旧）は第４図（ｅｌに示すパルスを発生し
フリップ７０ツブ（８１ヲリセツトし端子Ｓ２の信号論
理を「０」にしてカウンタ（ｌＯ）をリセットモードに
する。したがって、端子（９１の遅延ゲート信号の波形
は第４図＋ｆ＋に示すとおシになジ、第４図（ａ） 、
（ｃ）に示す信号波形との関係は第２図について説明
したと同様になる。
以上のようにこの発明によれば、アップタウンカウンタ
を用いることにより、ゲート信号遅延回路を安価にかつ
少いスペースで構成することができる。
を用いることにより、ゲート信号遅延回路を安価にかつ
少いスペースで構成することができる。
第１図は従来のゲート信号遅延回路を示すフロック図、
第２図は第１図の各部の信号波形ケ示す動作タイムチャ
ート、第３図はこの発明の一実施例を示すブロック図、
第４図は第３図の各部の信号波形を示す動作タイムチャ
ートである。 （１１・・・ゲート信号入力端子、（２）・・・タイミ
ング信号入力端子、（３）・・・クロック信号入力端子
、１８１・・・フリップフロップ、（９）・・遅延ケー
ト信号出力端子、（ｌＯ）・・アップタウンカウンタ、
ｕｌ）・・テコータ。 尚、各図中間−祠号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 （Ｃ） −−−−−−−−％ （ｄ） （ｅ）−し−一一〜−−−／−− （ｆ） 第３図 第４図 （ｆ）
第２図は第１図の各部の信号波形ケ示す動作タイムチャ
ート、第３図はこの発明の一実施例を示すブロック図、
第４図は第３図の各部の信号波形を示す動作タイムチャ
ートである。 （１１・・・ゲート信号入力端子、（２）・・・タイミ
ング信号入力端子、（３）・・・クロック信号入力端子
、１８１・・・フリップフロップ、（９）・・遅延ケー
ト信号出力端子、（ｌＯ）・・アップタウンカウンタ、
ｕｌ）・・テコータ。 尚、各図中間−祠号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 （Ｃ） −−−−−−−−％ （ｄ） （ｅ）−し−一一〜−−−／−− （ｆ） 第３図 第４図 （ｆ）
Claims (1)
- 【特許請求の範囲】 第１及び第２の制御入力端子を有し、両方の制御入力端
子の信号論理が共にｒＯＪであるときはクロック信号入
力によりリセットされ、上記信号論理が共に「１」であ
るときはクロック信号入力に関係な〈従来の計数値をホ
ールドし、第１の制御入力端子の信号論理が「１」で第
２の制御入力端子の信号論理が「０」であるときタロツ
ク信号入力をカウントアツプし、上記第１の制御入力端
子の信号論理が「０」で上記第２の制御入力端子の信号
論理が「１」であるときクロック信号人力をカウントダ
ウンするアップダウンカウンタ、このアップダウンカウ
ンタの計数値が＋１であるとき論理「１」の信号を出力
するデコーダ、上記第１の制御入力端子に外部から入力
されるゲート信号を接続する手段、 タイミング信号が論理「１」であるとき上記クロック信
号入力によシセツトされ、上記デコーダ出力が論理「１
」であるとき上記クロック信号入力によりリセットされ
るフリップフロップ、このフリップフロップの出力を遅
延ゲート信号とし、かつこの遅延ゲート信号を上記アッ
プダウンカウンタの上記第２の制御入力端子に接続する
手段を備えたケート信号遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106796A JPS60249417A (ja) | 1984-05-24 | 1984-05-24 | ゲ−ト信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106796A JPS60249417A (ja) | 1984-05-24 | 1984-05-24 | ゲ−ト信号遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60249417A true JPS60249417A (ja) | 1985-12-10 |
Family
ID=14442849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106796A Pending JPS60249417A (ja) | 1984-05-24 | 1984-05-24 | ゲ−ト信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249417A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127870A (en) * | 1997-07-29 | 2000-10-03 | Matsushita Electric Works, Ltd. | Output delay circuit |
-
1984
- 1984-05-24 JP JP59106796A patent/JPS60249417A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127870A (en) * | 1997-07-29 | 2000-10-03 | Matsushita Electric Works, Ltd. | Output delay circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60249417A (ja) | ゲ−ト信号遅延回路 | |
| JPS62276925A (ja) | デジタル計数回路 | |
| US4164712A (en) | Continuous counting system | |
| JPS60129748U (ja) | パルス幅変調回路 | |
| JPS59104820A (ja) | フリツプフロツプ回路 | |
| JPS5831620A (ja) | ３進リングカウンタ | |
| JPS62261228A (ja) | ｎ進カウンタ | |
| JPS6233394Y2 (ja) | ||
| JPS6359017A (ja) | パルス発生回路 | |
| JPS58175469U (ja) | 位相差測定装置 | |
| JPS6214130B2 (ja) | ||
| JPS61336U (ja) | 計数及び初期設定可能なフリツプフロツプ | |
| JPH02170715A (ja) | 論理回路 | |
| JPH04135309A (ja) | 単安定マルチバイブレータ回路 | |
| JPS6045837A (ja) | デ−タ転送回路 | |
| JPS60158233U (ja) | リセツト回路 | |
| JPH0220913A (ja) | レジスタ | |
| JPH0419564B2 (ja) | ||
| JPS5873241A (ja) | 計数装置 | |
| JPS5995272U (ja) | パルス間隔測定装置 | |
| JPS60103940U (ja) | 分周回路 | |
| JPS6044124U (ja) | タイマ装置 | |
| JPS6337531B2 (ja) | ||
| JPH0465432B2 (ja) | ||
| JPS63131724A (ja) | カウンタ入力ゲ−ト回路 |