JPS60502135A - 改善された整流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 改善された整流回路 本発明は整流回路に関する。

半導体電子技術においては、超大規模集積回路（ＶＬＳＴ）は、たとえば約＋５ ボルトのような、比軟的低圧の正のＤＣ電圧の電源を必要とする。集積回路技術 が進歩するにつれ、より小さなりｃ電圧も必要になって来ている。しかし、多く の場合そのまま得られる電源はＡＣ篭圧源であり、そのピーク値は５ボルトより 大きい。ＤＣ５ホルトの電源を必要集積回路で用いるためには、ＡＣ電圧を通常 のトランスによって約５ホルトピークのＡＣに降圧し、次にこの５ホルトピーク のＡＣ電圧をＤＣ５ホルトに変換しなければならない。この目的のために、半嗜 体整流回路を用いることができる。その典型的な回路はピーク検波ダイオード回 路であり、ｐｎ接合ダイオードが容量性負荷ヲ１駆動する。このような回路にお ける基本的な問題点は、このようなピーク検波ダイオード回路で生じるダイオー ド接合の順方向電圧降下（シリコンの場合約０．７ボルト又はそれ以上）である 。入力Ａｃｔ圧のピーク値か５０ボルトであると、出力電圧は約４．３ボルト以 下となり、シリコンの半導体接合ではＥよりも約０７乃至１．０ボルトの範囲で 低くなってし捷う。この結呆、大きな電力損失を生じる。

不発明に従えは、蟹流回路は、聚流回路出力端子となる第１の大電流伝搬端子と 整流回路入力端子となる第２の大電流伝搬端子とトランジスタ素子のオンオフを 制御する制御端子とを持つ電力トランジスタ素子と、整流回路の入力及び出力端 子にそれぞれ接続される第１及び第２の入力端子を待ち回路入力端子における電 圧が回路出力端子の電圧から予め定めた量を減じた値より大きい時に亀カトラン ジスタの制御端子に側倒信号を印加して素子をオンにするだめの比較器とを含ん で′いる。

第１図は従来技術における整流回路装置の回路図であり、 第２図は不発明の一実施例である整流回路装置の回路図であり、 第３図は不発明の一実施例である整流回路装置の回路図である。

詳細な説明 第１図に示したイ疋来技ｉｆｆ丁による方式は、アール・−ニス・カカン（ＲＳ ・Ｋａｇａｎ　）　Ｗ’により、プロシーテイング・オフ　パワコン９　（Ｐｒ ｏｃｅｅｒｌｉｎｇｓ　ｏｆ　Ｐｏｗｅｒｃｏｎ　９　）　、すなわちナインス ・インターナショナル・ソリッド−ステイト・パワー・エレクトロニクス・コン ファレンス（Ｎ１ｎｔｈ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ　−５ｔａ ｔｅ　Ｐｏｗｅｒ　Ｅｌｅｃｔｒｏ−ｎｉｃｓ　Ｃｏｎｆｅｒｅｎｃｅ　）　（ １９８２年７月）のセツションＤに投信された論文ｎ］′ち■）−４の１〜５頁 のゝゝインプルーヒンク・パワー・サプライ・エフイシエンシイ・ライス・モス エフイーティー・ンンクロナス・レフティファイア（Ｉ＋ｎｐｒｏｖｉｎｇ　Ｐ ｏｗｅｒ　５ｕｐｐｌｙ　Ｅｆｆｉｃｉｅｎｃｙ　ｖｉｔｈ　ＭＯ３ＦＥＴＳｙ ｎｃｈｒｏｎｏｕｓ　１ｔｃｃｔｉｆｉｅｒｓ　）“の４頁における６、　１． −６．３部に小さオフでいるものである。簡単に述へると、全被検（反回路１０ は、一対の市力用〜ｌ０３ＦＥＴ（金属・酸化物・半２９体・市、界効果トラン ジスタ）１０１及び１０２を含んて」、・す、以下これら庖ゝゝ屯力ＦＥＴ″と 呼ふ。１次トランス巻巌１１によって駆動される２次トランス巻縁１１１及び１ ２１は、′石力ＦＥＴにＡ、　Ｃ入力を印加する。ｌＩｉ力Ｆ　Ｅ　Ｔの各々は 、内部一方向ＫＮ阻止タイオード（第１図では点ｆで示されている）と並列に接 続されており、寸だこれらの取方Ｆ　Ｅ　Ｔ　’ｒｉ　、それぞれ２！欠ヒトラ ンスｔ＃１１１及び１２１に供給される入力に対して通常のピーク歪流方式で接 続されており、各員性負荷ＣＬと並列に接続さｐだ抵抗ト王負荷（図示されてい ない）に対して出力電力を供給する。タイオードの１順方向電圧降下を１氏妖す るために、電力ＦＥＴの谷々は、ＦＥＴのケート端子に印加されるＡＣ入力のサ ンプル（フイードフオクード）によって周期的にオンにされる。すなわち、各電 力ＦＥＴのケート電極には、トランスの補助２次巻線１１２及び１２２で発生す る１１０助ＡＣ％ｊ圧が印加されている。これにより、一方の電力ＦＥＴ（１０ １）は、ＡＣ人力サイクルのピークの近辺において、すなわちＡＣ入力がそのピ ーク（最大）値及びその近傍にある哨においてのみオンとなり、またオンが維持 さ′れる。他方の織方ＦＥＴ（１０２）はＡＣ入力の底（最小域）の近傍でのみ オンとなり、またオンが維持される。この方法により、容量性負荷ＣＩ、を持つ 出力負荷の両端で発生する出力重圧Ｅ出力はダイオードの順方面出、圧降下の影 響を受けない。しかし、電力ＦＥＴのケート・ソース間電圧は（Ｅ＋　Ｅ２）ｓ ｉｎ（２ｒｆｔ）として変化している。ただし、Ｅｌ及びＥ２Ｕ　ｌ−ランスの 補助巻線からそれぞれ電圧Ｆ　Ｅ　Ｔのケート及びソースに印加されるピーク電 圧てあり、ｆはＡＣ入力の周波数であり、ｔは時間である。従って、ｓｉｎ　（ ２πｆｔ）が、その最大値である１に近ついて、ＡＣ入力のピーク付近で電力Ｆ ＥＴの各々かオンになる（そして一時的にオンが維持される）のは、急速に生じ るのではなく、ｓｉｎ　（２・ｆｔ）が」−１の近くにある音１５分での（Ｅ＋ 　Ｅ２）　ｓｉｎ　（２πｆ　ｔ　）の比軟的スムースで長い過渡特性であると みなさなければならない。このため、ＡＣサイクルの各々において電圧ＦＥＴで 大きなエネルギーが失われてし捷うという欠点が生じる。なせなら、−５ｉｎ（ ２πｒｔ）が±１の近くでＦＥＴ内の電圧降下が無視できない時間帯において、 電圧ＦＥＴ内を比較的大きな電流が（ゆっくりした変化で）流れるためである。

他の方法として、サード・インターナショナル・テレコミュニケーションス・エ ナジー・コンファレンス（Ｔｈ１ｒａ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　ＥｎｅｒｇｙＣｏｎｆｅｒｅｎｃｅ　）（１９ ８１年５月）のプロシーティンゲス・オフ・インテレツク−８１（Ｐｒｏｃｅｅ ｄｉｎｇｓ　ｏｆ　Ｉｎｔｅｌｅｃ８１）の２５（１−２５２頁にニス・ワニヘ ン（Ｓ、　Ｗａａｂｅｎ）によって発表された論文１１ＦＥＴ・スイッチング・ デバイシス・フォー・パワリング・オフ・テレコミュニケー？ヨンス・サーキッ ト（Ｆ　Ｅ　Ｔ　Ｓｗｉｔｃｈｉｎｇ　Ｄｅｖｉｃｅｓ　ｆｏｒＰｏｗｅｒｉｎ ｇ　ｏｆ　Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ　Ｃ１ｒｃｕｉｔｓ　”に示 されている方法では、発光素子（発光タイオード）が光検出器のオンオフ状態を 制御し、次いで光検出器が通常のピーク整流器の構成に配置したゝゝ電力ＦＥＴ “のオンオフ状態を制御する。ここで通常の構成とは、容量性の出力負荷に供給 するだめの電力ＦＥＴ　（一方向電流阻止内部ダイオード特性を持っている）に よる構成である。発光素子のオンオフ状態のタイミングにより、第１図に関連し て述べたのと同様のタイミングで電力ＦＥＴのタイミングが制御される。半導体 ダイオード接続の順方向電圧降下と、電力ＦＥＴの遅いオン・オフ変化とによっ て生じる電圧及び電力の損失は、この方式によって相当に軽減されている。しか し、光学的制御技術（発光素子及び受光素子）を使用するということは、回路が アースを含む３端子回路（１つが光学端子で、２つが電子的端子）になることを 意味し、複雑さとコストの１蝋で明かな欠点となる。

第２図は本発明に従った整流回路装置２００（半波の部分）を示しており、トラ ンジスタ素子２０１を含み、出力回路端子２３２にＤＣ電力を供給する。このト ランジスタ素子２０１の１つの大電流伝搬端子２２・２は、整流回路入力端子２ ３１に接続され、もう一方の大電流伝搬端子２２３は整流回路出力端子２３２に 接続されている。トランス２次巻線１１１により、ＡＣ入力電圧Ｅ入カーＥ　− ｓｉｎ　（２πｒｔ）　が回路入力端子２３１に印加される。トランジスタ２０ １は電力トランジスタであり、回路出力端子２３２に供給される程度の電力の電 力レベルを扱うことができる。このトランジスタ２０１の典型的なものは、図の 点線で示したような内部一方向電流阻止ダイオード特性を持つ電力ＦＥＴである 。このトランジスタがオフの時に、十分な順向方向電流処理能力を持たない場合 には、第１の一方向電流阻止半導体接合タイオードＤ１　をトランジスタ２０１ と並列に設けることもできる。第１のコンデンサＣ１が第１のダイオードＤ１と アースとの間に接続されているが、もし出方負荷回路（図示していない）の出力 容量ＣＬが十分大きくて出力端子２３２の電圧を平滑化できるのであれは、この 第１のコンデンサＣ３は不要である。このように、−第１のダイオードＤ１　は 、第１のコンデンサＣ，（及び出力容量ＣＬ′）と組合されて通常のピーク検波 器を形成しており、トランジスタ２０１が無いとしても、回路の出力端子２３２ にＤＣ電圧が供給される。しかし、このピーク検波器で供給されるＤＣ電圧は、 ダイオードＤ１　の順方向電圧降下のために、ＡＣ入力のピーク値Ｅよりも小さ なものになってしまう。この電圧降下量を減少させるために、トランジスタ２０ １が、その制御端子２２１の電圧を制御する制御回路とともに、設けられている 。

トランジスタ２０１０オン・オフ状態は比較器２０３の出力によって制御される 。この出力は比較器の出力端子２１５で発生しトランジスタ２０１の制御端子２ ２１に印加される。比較器２０３の正入力端子２１１は回路入力端子２３１に接 続され、１だ負入力端子２１２は回路出力端子２３２に接続されている。負入力 端子２１２は電圧レベルシフタ２０４に接続されており、該シフタは負入力端子 ２１２の電圧レベルを予め定めた量σだけ下方にシフトした後に、これと正入力 端子２１１の電圧とを比較させる。すなわち、比較器出力端子における比較器２ ０３の出力は、正入力端子２１１の電圧と予め定めた量σとの和が負入力端子２ １２の電圧Ｅ出方よりも大きい時（（のみ高レベルとなる。よって、Ｅ　−５ｉ ｎ（２πｆｔ）が（Ｅ出カーσ）より大きくなった時、すなわち１ｉｄ−ｓｉｎ （２πｆｔ）十σがＥ出方より大きくなった時に、比較器の出力は低レベルから 高レベルに変化する。第２のｊ妥合タイオードＤ２　及び第２のコンデンサ（Ｃ ２）が回路の入力及び出力端子２３１及び２３２の間に直列に接続されている。

比較器２０３のだめの電力は、第２の接合タイオードＤ２　及び第２のコンデン サＣ２のｍｌの端子２３３から比較器の電源端子２１４へ供給される。

ダイオードＤ１　及びＤ２　とコンデンサＣ１及びＣ２との組合せにより、倍圧 整流（２倍化）はしご回路になっていることに注意されたい。倍圧回路の出力端 子２３３の電圧、すなわち比較器２１４の電源供給端子２１４のアースに対する 電圧は、２　Ｅ＋Ｅ−ｓｉｎ　（２πｆ　ｔ）　からダイオードＤ１　及びＤ２ 　の順方向電圧降下を減じたもの　゛に等しい。よって、回路の入力端子２３１ に対するとの電圧値は２ＥからダイオードＤ１　及びＤ２　の順方向電圧降下を 減じたものに等しい。

動作中、トランジスタ素子２０１に固有の内部一方向性ダイオード特性（もしあ れば）と第１のダイオードＤ１の一方向性ダイオード特性とが、Ｃ１＋ＣＬと組 合されてピーク検波器を形成し、回路出力端子２３２に定常的なりＣ電圧出力Ｅ 出カを発生する（　Ｃ＋　十ＣＬは十分な太きさであるものとする）。この電圧 値はＥからダイオードの順方向電圧降下を減じたもので、典型的な値としては５ ０ボルトから０７ボルト又はこれ以上を減じた、４．３ボルト又はそれ以下とな る。電圧８人カーＥ　−ｓｉｎ　（２πｆｔ）かＥ出カーσより大きくなると、 トランジスタ索子２０１かオンになり、出力電圧Ｅ出力はＥ−σになる。よって 、トランジスタ２０１ばＥ　−ｓｉｎ　（２ｉｆ　ｔ　）がＥ−２ａより大きく なるとオンになる。たとえばＥ−５０ホルトでσ−〇１ホルトであると、ダイオ ードのピーク検波器のみでは４３ボルト又はそれ以下であった出力電圧はＥ出力 ＝４９ボルトになる。σを調節することにより、出力を調整することができる。

しかし、σの１直は小さすぎないように選択しなければならない。こ才］は、電 力ＦＥＴがオン状態になっている時間が短くなりすきで、出力端子へ十分な電荷 を送れなくなることを防止するためである。寸だ、出力電圧がＥから小さくなり すきるのを防ぐために、σの値は大きすぎてもいけない。

第３図は、本発明の一実施例を示しており、特に比較器の例について詳細に示し ている。第３　ｉＸ＋に示したように、整流器回路３００（半波部分）は、回路 入力端子３３１、回路出力端子３３２、′電力ＦＥＴ３ｏ１（Ｔ１）を含み、こ のＦＥＴのソース端子３２２は回路入力端子３３１に接続され、ドレイン端子３ ２３は回路出力端子３３２に接続され、ゲート端子３２１は比較器３０３の出力 端子３１５に接続されている。この電力Ｆ　Ｅ　Ｔ　Ｔ。

け杓２５ホルトのしきい値を持ち、捷だ電力Ｆ　Ｅ　Ｔ　（’ｒ、）のソース端 子３２２からドレイン端子３２３に至る内部一方向電流阻止ダイオード特性（点 隙で示しだ）を持っている。

比較器３０３の目的は電力ＦＥＴのオンオフ状態を側脚するようそのケートにフ ィードバックを為えるととであるが、これについては後で詳しく述へる。比較器 ３０３は倍圧整流器の出力端子３３３から電力を受けるだめの電源入力端１を持 っている。倍圧整流器は、１対のコンデンサＣ１及びＣ２か、はしご回路構成と して一対の一方向性電流阻止タイオードＤ１　及びＩ〕２　に接続された形をと ってい−る。

比較器３０３は、スイッチングトランジスタＴ２、局部トランジスタＴ、及びＴ ４、及び抵抗Ｒ１及びＲ２を含んでいる。スイッチングトランジスタＴ２　はエ ンハンスメントモートであり、約２５ボルトの比較的するといしきい値を持って いる。トランジスタＴ、及びＴ４　は負荷素子として接続されており（ケートと ソースが船路されている）、ティプレジョンモートで動作し、飽和領域（トレイ ン・ソース間電圧が約３ボルト以上）におけるソース・ドレイン間電流は、ケー ト電圧ゼロに対して約３ミリアンペアである。

コンデンサＣ１は、出力負荷容量Ｃｌ、のみとするか、あるいはコンデンサ素子 を付加するか、良好な１ｉｌＴｆｆｌを得るために＋ｒ：ｘ、ｃ、とＣＬの和は 電力ＦＥＴのケート容量の約５倍以上無ければならない。コンデンサＣ２はコン デンサ素子によって実現するが、その容量ハ電力ＦＥＴのゲート容量の少くとも ５倍なければならない。ダイオードＤ１　は電力ＦＥＴの内部タイオード特性（ 点録）と並列になっている。よって、ダイオードＤ１　は回路３００では必すし も必要ではなく通常は電力ＦＥＴの内部タイオードＯ１ｌ＋を利用できる。しか し、このようなタイオード特性を持たない電力トランジスタが用いられる場合に は、ダイオード素子Ｄ１　を別素子として追加すれは良い。

整流回路の出力部子は、電力ＦＥＴの内部ダイオードと′電力ＦＥＴがオンの時 にはそのソーストレイン電流路とから′直流が供給されるとともに、ダイオード Ｄ１　によっても供給されることに注意されたい。よって、回路出力端子３３２ の電圧Ｅ出力は電力ＦＥＴのみではなくタイオートＤ、　ＶＣよっても組付され る。

後述するように、動作中、回路入力端子３３１のＡＣ市圧の何時１０Ｆかそのピ ーク１直に等しいかその付近にある＋７４、すなわち、Ｅ　人力＝　Ｅ　・ｓｉ ｎ　（２ｉｆ　ｔ　）がＥ出カーσ以−にである時にトランジスタＴ２　はオフ となり、それ以夕）てはトランジスタＴ２　はオンである。よって、回路入力ｒ ；Ａｉ子３３１におけるＡＣ入力電厄圧−ｓｉｎ　（２ｒｆ　ｔ）の宥峙値がそ のピーク値の付近にある時ｊ／ｉＺＨ＞　”’　がオフであるため、電力Ｆ　Ｅ Ｔのケート電極１１篇子３２１の電圧は、負荷トランジスタＴ３　（電流源とし て働く）によって端子３３３の直圧に１駆動される。この電圧は、電圧２Ｅと回 路入力端子３３１の醒圧との和から、Ｄ２　の比較的小さな電圧降下を減じたも のである。この結果、電力ＦＥＴのケート電圧は、そのソース重圧よりも２Ｅ近 く、すなわちほとんど約１０ボルト（′取方ＦＥＴのしきい頃電圧よりもはるか に犬さい）も高くなるため、電力ＦＥＴは強くオンになる。逆に、ＡＣ人力亀厄 圧そのピーク付近にない時には、後述するように、スイッチングトランジスタＴ ２　はオンであり、電力ＦＥＴのケート電圧はＴ２　によって電力ＦＥＴのしき い値よりも低い値に固定される。すなわち実質的に回路入力端子３３１の電圧に 固定されるが、この電圧は電力ＦＥＴ３０１のソース端子の電圧に等しい。よっ て、ＡＣ入力電圧がそのピークの付近にない時には、電力ＦＥＴはオフになる。

ここで１１実質的に“と記したのは、抵抗Ｒ２によって比較的小さな電圧降下が あるためで、この仙は負荷Ｔ３　を流れる電流にＲ２を乗じたものである。抵抗 Ｒ２の典Ａ！的な値は２００オーム又はそれ以下であり、Ｒ２による電圧降下は 約０６ボルトとなる。この電圧により各ＡＣサイクルにおける電力ＦＥＴのケー トの７＋１．圧変化が奴少し、電力ＦＥＴのケート回路における電力損失が７代 少する。

もしこのような電力損失が重要でなけれは、Ｒ２はゼロにして良い。いずれにし ても、Ｒ２にょる屯圧降ｌ−は十分小さクシ、Ｔ２　がオンの時に電力ＦＥＴが オフとなるようにしなければならない。

動作中、スイッチングトランジスタＴ２　のケートの電圧（従って抵抗Ｒ１の端 子３１６における電圧）が、瞬時ＡＣＣ入力重圧大人カー−ｓｉｎ　（２＋＋ｆ 　ｔ、　）とＴ２　のしきい匝■Ｔとの和に等しくなる時刻ｔ１、すなわち端子 ３１６の電圧がＥ−ｓｉｎ　（２πｆ　ｔ、　）＋ｖ　Ｔになる時刻に、トラン ジスタＴ２　がオフになる（従って％力ＦＥＴ　Ｔ。

はオンになる）。−万、端子３１６の電圧は、Ｅ出カ＋ｉＲ１に等しい。ただし 、ｌは負荷Ｔ、によって供結さね、る′電流である。出力′電圧Ｅ出カ自体ばＥ −σに等しいため、時刻ｔ１　においてスイッチングトランジスタＴ２がオフと なるの（’：Ｌ　Ｅ−ｓｉｎ　（２＋Ｉｆ　ｔｌ）十Ｖ１−＝Ｅ　−＋ｙ＋ｌＲ となる時である。すなわち、 Ｅ−ｓｉｎ　（２ｉｆ　ｔｌ）　＝　Ｅ−σ＋１Ｒ１−ＶＴ　（１）同様に、Ａ Ｃ入力電圧がそのピーク値Ｅから減少してゆくと、スイッチングトランジスタＴ ２　は時刻ｔ２　においてオンになるが、ぞの時刻ｔ２　は入力電圧が（そのピ ークから）Ｅ人カの土と同じ値にま、で下った時である。

すなわちｓｉｎ　（２＋＋ｆ　ｔ２）＝ｓｉｎ　（２ｉｆ　１１　）が成立する 。

容量ＣＬ−１−Ｃ、が十分大きくて、ＡＣサイクルの他の時間で、Ｔ２　かオン になっておりよって電力ＦＥＴが４７になっている時間中に出力端子３３２の電 圧を維持できるものと１反定すると、Ｅ出力は火室的にＥ−σになる。式（］） において、Ｅ−ｓｉｎ　（２πｆ　ｔｌ　ＩがＥ　−２ａに等しいものと如くと 、ＩＲは（■Ｔ−σ）に等しくなる。本実施例では、負荷Ｔ、によって供給され る電流ｉは約３ミリアンペアに等しく、マたスイッチングトランジスタＴ２　の しきい値ＶＴは約２．５ボルトに等しい。よって、Ｒ１を約８００オームとすれ は、σは約０１ボルトになる。

よって、比較器３０３は通常の比軟器と同じ動作をし、その１つの入力端子（３ １１）に印加される入力（Ｅ人カ）が、他方の入力４７−（３１２）に印加され る入力（Ｅ）から予め定めた量σを減じたものより犬さくなると高レベル出力（ 瞬時ＡＣ入力よりも約２Ｅ晶い電圧）を発生し、それ以外は低レベルの出力（’ Ｅｐ４　髄ｓつに瞬時ＡＣ入力と等しい電圧）を発生する。いいかえれば、比較 器３０３はその負入力端子３１２においてレベルシフト機能を持ち、電圧を下方 にσだけシフトさぞる。この下方シフト数ｎシは、第２図の比較器２０３では電 圧レベルシフタ２０４で行ったものである。いずれにしても、このレベルシフタ ２０４は比較器２０３の入力端子２１２に印加される電圧を予め定めた（小さな ）量たけシフトさせ、これによって比較器２０３は、比較器２０３０入力端子２ １１に印加される入力電圧が、回路入力端子２３１に印加されるＡＣ人力′屯圧 のピーク１直から予め定めた（小さな）量σを減じた値より大きくなった時にお いて、その出力端子２１５から電力ＦＥＴ２０１のゲート職極端子２２１に対し て高レベル出力を印加する。この予め定めた量は、回路入力端子２３１に印加さ れるＡＣ人力亀電圧ピーク値が５ボルトの時に約０．１ボルトである。

Ｅ人カのピーク値Ｅへの接近は最大１直への接近であるために時間的にゆっくり しているが、Ｅ人カが、Ｅから予め定めた（／］・さな）量σを減じた量に達し た時に、スイッチングトランジスタＴ２　がオフとなるのは急速な変化である。

この急速な変化はトランジスタＴ２　の良好なしきい値によってもたらされる。

すなわち、トランジスタＴ２　は急俊なしきい値を持ち、Ｔ２　のケート　ソー ス間′屯圧に対してそのソース・ドレイン間インピータンスをグラフに描くと急 な勾配をもつ。

整流回路２００及び３００け半彼呆流器てあり、全波整流を行ってＥ　出力をよ り平滑化する場合には、このような回路を・一対接続して、通常の全波整流器構 成とすれ（４艮い。

不発明について！ｈ定の実施例についで計１１…に説明したが、４４１々の変形 か「］１丁ｉｉ’：である。

／ことえは、箱、力ＴＸ　Ｅ　Ｔの代りに１．ｌ開切な寅力処用↓む・セ龍ど適 切なし、２きい１１市を持つ他のスイッチングトランジスタをＰＩ［いることも てきく）。さらに、倍圧Ｙ雌婚（ＤＩ　、　Ｄ２　。

Ｃ，、Ｃ２）の代りに、３倍圧帝流器又は他の電源を用いることができる。ｔＡ −１比較器の負入力端子にお・いてレベル−Ｆ方シフタを用いる代りに、その正 人力昂１ｆにおいてレベルｌ＝方シフタケ甲いることができる。

Ｆ／Ｇ、　／　Ｅｌ　ｓ＋ｎ（２ｖｔｎ国際調査報告

Claims (1)

1. 【特許請求の範囲】 １　整流回路出力端子となる第１の大電流伝搬端子（２２３）と￥流回路入力端 子となる第２の大電流伝搬端子（２２２）とトランジスタ素子のオンオフを制御 する制御端子とを持つ電力トランジスタ素子（２０１）を含んでいる整流回路に おいて、該整流回路の該入力及び出力端子にそれぞれ接続される第１弓び第２の 入力端子（２１１，２１２）を持ち、該回路入力端子における電圧が該回路出力 端子の電圧から予め定めた量を減じた値より大きい時に該電力トランジスタの該 制御端子に制御信号を印加して該素子をオンにするだめの比較器（２０３）を特 徴とする整流回路。 ２　請求の範囲第１項の回路において、該比較器が、該比重ズ器の入力端子の一 方に印加される電圧レベルを予め定めた量たけシフトさせるためのレベルシフト 手段（２０４）を含んでいることを特徴とする回路。 ３、請求の範囲第２項の回路において、該レベルシフト手段が、該第２の比較器 入力端子に印加される電圧レベルを下方にシフトすることを特徴とする回路。 ４　請求の範囲第２項の回路において、該回路入方向子と該比較器の電源供給端 子との間に接続された倍圧整流器（Ｄｌ、Ｄ２．Ｃ７，Ｃ２）を特徴とする回路 。 ５ａ青求の範囲第４つの回路において、該倍圧整流器が第１のコンデンサ（Ｃ４ ）と、該回路入力端子及び該第１のコンデンサの第１の端子の間に接続された第 １の一方向性導通手段（Ｄｌ）とを含んでいることを特徴とする回路。 ６　請求の範囲第５項の回路において、該第１のコンデンサの該第１の端子が該 回路出力端子（２３２）に接続されてい″る゛ことを特徴とする回路。 ７　請求の範囲第６項の回路において、該回路入力端子と該比較器電源供給端子 との間に接続された第２のコンデンサ（Ｃ２）と、該回路出力端子と該比較器電 源供給端子との間に接続された第２の一方向性導通手段（Ｄ２）とを特徴とする 回路。 ８　請求の範囲の任意の項目に従った回路において、該トランジスタ素子が電力 ＦＥＴであることを特徴とする特許