JPS605368A - 通信制御処理装置 - Google Patents
通信制御処理装置Info
- Publication number
- JPS605368A JPS605368A JP58113348A JP11334883A JPS605368A JP S605368 A JPS605368 A JP S605368A JP 58113348 A JP58113348 A JP 58113348A JP 11334883 A JP11334883 A JP 11334883A JP S605368 A JPS605368 A JP S605368A
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- JP
- Japan
- Prior art keywords
- processor
- communication control
- communication
- inter
- bus
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は複数のデータ通信回線を制御するマルチプロ
セッサ副成の通信制御処理装置に関するものである。
セッサ副成の通信制御処理装置に関するものである。
〈従来技術〉
従来のこの種装置は、一般に第１図のように構成されて
いた。即ちプロセッサ１２及びプロセッサ１３は共通メ
モリ１０にバス１１を介して接続されており、プロセッ
サ１２がプロセッサ１３に通信しようとする場合、プロ
セッサ１２が共通メモリ１０上の決められた領域に通信
電文とその電文有効の旨とを設定しておくことにより、
一定時間毎にその領域の内容をチェックするプロセッサ
１３はその通信電文を受領することができる。プロセッ
サ１３からプロセッサ１２への通信も同様の方法で可能
である。プロセッサ１２が共通メモリ１０へ通信電文を
設定したのち、プロセッサ１３へその旨通知する方法と
してはプロセッサ１２からプロセッサ１３への割込み信
号１４（プロセッサ１３からプロセッサ１２へは割込み
信号１５）による方法もある。
いた。即ちプロセッサ１２及びプロセッサ１３は共通メ
モリ１０にバス１１を介して接続されており、プロセッ
サ１２がプロセッサ１３に通信しようとする場合、プロ
セッサ１２が共通メモリ１０上の決められた領域に通信
電文とその電文有効の旨とを設定しておくことにより、
一定時間毎にその領域の内容をチェックするプロセッサ
１３はその通信電文を受領することができる。プロセッ
サ１３からプロセッサ１２への通信も同様の方法で可能
である。プロセッサ１２が共通メモリ１０へ通信電文を
設定したのち、プロセッサ１３へその旨通知する方法と
してはプロセッサ１２からプロセッサ１３への割込み信
号１４（プロセッサ１３からプロセッサ１２へは割込み
信号１５）による方法もある。
ところで多数の回線を実時間で処理しなければならない
通信制御処理装置においては、処理負荷を複数のプロセ
ッサに分担させるマルチプロセッサ方式が通信制御処理
装置のコストパフォーマンスの向上に有効である。しか
るにマルチプロセッサ構成の通信制御処理装置に桧ける
プロセッサ間通信方式として前記方式を採用すると、プ
ロセッサ間通信のだめの共通メモリへのアクセス頻度の
増加により処理能力が低下し、かつ共通メモリ上に多数
の通信用領域が必要となる。才だ、複数のプロセッサか
ら特定のプロセッサへの通信を正しく実現するためには
、１つのプロセッサが通信処理中は他のプロセッサがメ
モリ上の通信領域を使用不可にしなければならないので
、バスロック等の排他制御が必要であり、テストアンド
セット回路等によるハードウェア量の増加、バスの使用
制限により性能低下が生ずる。
通信制御処理装置においては、処理負荷を複数のプロセ
ッサに分担させるマルチプロセッサ方式が通信制御処理
装置のコストパフォーマンスの向上に有効である。しか
るにマルチプロセッサ構成の通信制御処理装置に桧ける
プロセッサ間通信方式として前記方式を採用すると、プ
ロセッサ間通信のだめの共通メモリへのアクセス頻度の
増加により処理能力が低下し、かつ共通メモリ上に多数
の通信用領域が必要となる。才だ、複数のプロセッサか
ら特定のプロセッサへの通信を正しく実現するためには
、１つのプロセッサが通信処理中は他のプロセッサがメ
モリ上の通信領域を使用不可にしなければならないので
、バスロック等の排他制御が必要であり、テストアンド
セット回路等によるハードウェア量の増加、バスの使用
制限により性能低下が生ずる。
〈発明の概要〉
この発明によれば、各プロセッサの相互通信用に通信バ
スを設け、その通信バス」二で通信先処理プログラムの
アドレス及び通信電文等を含むプロセッサ間通信制御語
を転送することにより装置の所要性能に応じたプロセッ
サ台数増減の容易化、各プロセツザ相Ｊｆ通信のだめの
ハードウェア量の削減及びプロセッサ間ｊ［η信のだめ
のプログラムオーバヘッドの削減を１丁能にするもので
ある。
スを設け、その通信バス」二で通信先処理プログラムの
アドレス及び通信電文等を含むプロセッサ間通信制御語
を転送することにより装置の所要性能に応じたプロセッ
サ台数増減の容易化、各プロセツザ相Ｊｆ通信のだめの
ハードウェア量の削減及びプロセッサ間ｊ［η信のだめ
のプログラムオーバヘッドの削減を１丁能にするもので
ある。
第２図はこの発明の実施例を示し、プロセッサ２０１及
び２０２はそれぞれＣＰＵ２１１及び２１２、プログラ
ムが出力するプロセッサ間通信制御語を保持するレジス
タ２２１及び２２２、通信バス制御回路２３１及び２３
２、通信バス上のプロセッサ間通信制御語の通信先処理
プログラムアドレスが、自ブロセツザ宛か否かを識別す
る処理先識別メモリ部２５１及び２５２、通信バス上を
転送された自プロセッサ宛のプロセッサ間通信制御語を
保持するレジスタ２６１及び２６２、更にリバスである
。各プロセッサ２０１，２０２Ｕ：メモリバス３１と通
信バス２８．２９に接続されている。
び２０２はそれぞれＣＰＵ２１１及び２１２、プログラ
ムが出力するプロセッサ間通信制御語を保持するレジス
タ２２１及び２２２、通信バス制御回路２３１及び２３
２、通信バス上のプロセッサ間通信制御語の通信先処理
プログラムアドレスが、自ブロセツザ宛か否かを識別す
る処理先識別メモリ部２５１及び２５２、通信バス上を
転送された自プロセッサ宛のプロセッサ間通信制御語を
保持するレジスタ２６１及び２６２、更にリバスである
。各プロセッサ２０１，２０２Ｕ：メモリバス３１と通
信バス２８．２９に接続されている。
（３）
第３図はプログラムから出力されるプロセッサ間通信制
御語の構成例を示し、第１６〜第２３ビットは処ＪＪ［
を必要とする回線番号（処理要求元）フィールド、第８
〜第１５ビットは処理要求種別フィールド及び第Ｏ〜第
２ビットは処理要求先フィールドである。こ＼で処理要
求先とはプロセッサ種別でなく、プロセツザーヒで走行
する処理プログラムの種別である。
御語の構成例を示し、第１６〜第２３ビットは処ＪＪ［
を必要とする回線番号（処理要求元）フィールド、第８
〜第１５ビットは処理要求種別フィールド及び第Ｏ〜第
２ビットは処理要求先フィールドである。こ＼で処理要
求先とはプロセッサ種別でなく、プロセツザーヒで走行
する処理プログラムの種別である。
今、プロセッサ２０１のＣＰＵ２１１上で走行する処理
プログラムからプロセッサ間通信制御語がレジスタ２２
１に出力されると、通信バス制御回路２３１は通信バス
競合制御回路２４に対し、通信バスの使用権を要求し、
使用許可を受けるとレジスタ２２１の内容をデータバス
２８へ、「データバス有意」を制御信号線バス２９にそ
れぞれ出力する。
プログラムからプロセッサ間通信制御語がレジスタ２２
１に出力されると、通信バス制御回路２３１は通信バス
競合制御回路２４に対し、通信バスの使用権を要求し、
使用許可を受けるとレジスタ２２１の内容をデータバス
２８へ、「データバス有意」を制御信号線バス２９にそ
れぞれ出力する。
プロセッサ２０１．２０２の通信バス制御回路２３１．
２３２は制御信号線バス２９によりデータバス２８」二
に有意のプロセッサ間通信制御語の存在を認識すると、
データバス２８上のアクセス（４） す間通信制御語の処理要求先フィールドの内容をアドレ
スとして、処理先識別メモリ部２５１（２５２）の内容
を読出し、読出しだイ直が”１″であれハ、ソのデータ
バス」−のプロセッサ間通信制御語が自プロセッサ上で
走行する処理プログラム宛であると判断し、そのプロセ
ッサ間通信制御語をレジスタ２６１（又は２６２）にセ
ットしたのち、制御信号線バス２９に肯定応答を返送す
る。次に自ＣＰＵ２１１ （又は２１２）にプロセッサ
間通信制御語受領を例えば割込みにより通知する。その
通知を受けたプログラムは保持レジスタ２６１（又は２
６２）からプロセッサ間通信制御語を引取る。
２３２は制御信号線バス２９によりデータバス２８」二
に有意のプロセッサ間通信制御語の存在を認識すると、
データバス２８上のアクセス（４） す間通信制御語の処理要求先フィールドの内容をアドレ
スとして、処理先識別メモリ部２５１（２５２）の内容
を読出し、読出しだイ直が”１″であれハ、ソのデータ
バス」−のプロセッサ間通信制御語が自プロセッサ上で
走行する処理プログラム宛であると判断し、そのプロセ
ッサ間通信制御語をレジスタ２６１（又は２６２）にセ
ットしたのち、制御信号線バス２９に肯定応答を返送す
る。次に自ＣＰＵ２１１ （又は２１２）にプロセッサ
間通信制御語受領を例えば割込みにより通知する。その
通知を受けたプログラムは保持レジスタ２６１（又は２
６２）からプロセッサ間通信制御語を引取る。
プロセッサ間通信制御語を出力し７たプロセッサ２０１
の通信バス制御回路２３１は制御信号線バス２９の応答
信号線を監視しておシ、肯定応答が返却されると、出力
したプロセッサ間通信制御語が正しく受領されたことを
認識し、そのプロセッサ間通信制御語を出力した出力命
令を終了する。
の通信バス制御回路２３１は制御信号線バス２９の応答
信号線を監視しておシ、肯定応答が返却されると、出力
したプロセッサ間通信制御語が正しく受領されたことを
認識し、そのプロセッサ間通信制御語を出力した出力命
令を終了する。
通信バス制御回路２３１は否定応答の受領又は−定時間
たっても無応答であると、出力したプロセッサ間通信制
御語が正しく受領されなかったと認ｍして、自プロセッ
サへ異常発生を割込みにより通知したのち、そのプロセ
ッサ間通信制御語を出力した出力命令を終了する。前記
割込みにより異常発生の通知を受けたプログラムは、そ
のプロセッサ間通信制御語をレジスタ２２１から回収し
たのち、再出力等の処理を行うことができる。なお否定
応答はレジスタ２６１又は２６２が使用中であり、その
レジスタで以前受領したプロセッサ間通信制御語が１だ
プログラムに引取られていないこと等を示す。件だ、無
応答はいずれのプロセッサの処理先識別メモリ部２５１
又ｉｄ ２５２も”０″′を出力した場合であり、宛先
不明のプロセッサ間通信制御語が発行されたことを示し
ている。
たっても無応答であると、出力したプロセッサ間通信制
御語が正しく受領されなかったと認ｍして、自プロセッ
サへ異常発生を割込みにより通知したのち、そのプロセ
ッサ間通信制御語を出力した出力命令を終了する。前記
割込みにより異常発生の通知を受けたプログラムは、そ
のプロセッサ間通信制御語をレジスタ２２１から回収し
たのち、再出力等の処理を行うことができる。なお否定
応答はレジスタ２６１又は２６２が使用中であり、その
レジスタで以前受領したプロセッサ間通信制御語が１だ
プログラムに引取られていないこと等を示す。件だ、無
応答はいずれのプロセッサの処理先識別メモリ部２５１
又ｉｄ ２５２も”０″′を出力した場合であり、宛先
不明のプロセッサ間通信制御語が発行されたことを示し
ている。
第４図は処理先識別メモリ部２５１（又は２５２）の構
成例であり、７ワード×１ビツト構成の読出し専用又は
読７１きり能なメモリである。このメモリの内容はその
処工甲先識別メモリ部の属するプロセッサ」−で走行可
能なプログラムモジュール種別は０，２及び５であるこ
とを示している。
成例であり、７ワード×１ビツト構成の読出し専用又は
読７１きり能なメモリである。このメモリの内容はその
処工甲先識別メモリ部の属するプロセッサ」−で走行可
能なプログラムモジュール種別は０，２及び５であるこ
とを示している。
なお、この発明の実施例における通信バスのデータバス
２８は論理的なものであり、回路上はメモリバス３１と
共通化が可能である。壕だ制御信号線バス２９は複数の
制御信号を含んでいる。
２８は論理的なものであり、回路上はメモリバス３１と
共通化が可能である。壕だ制御信号線バス２９は複数の
制御信号を含んでいる。
まだ、この発明においては、各プロセッサですべてのプ
ログラムモジュールを走行可能としておくことにより、
プロセッサ間通信制御語を発行するプログラムはそのプ
ロセッサ間通信制御語の処理先がどのプロセッサかを全
く認識しなくてよい。
ログラムモジュールを走行可能としておくことにより、
プロセッサ間通信制御語を発行するプログラムはそのプ
ロセッサ間通信制御語の処理先がどのプロセッサかを全
く認識しなくてよい。
つまり、プログラムの構成上プロセッサの台数を意識し
たくすることが可能となる。例えばプロセッサが１台で
あれば、自プロセッサのプロセッサ間通信制御語の処理
先識別メモリ部で、すべての宛先を自ブロセツザ宛に設
定しておくことにより当該プロセッサはプロセツザ間通
信制御語出力後、その制御語の受領通知を受けとること
になる。この動作はプロセッサ台数に無関係であり、矛
盾することは無い。
たくすることが可能となる。例えばプロセッサが１台で
あれば、自プロセッサのプロセッサ間通信制御語の処理
先識別メモリ部で、すべての宛先を自ブロセツザ宛に設
定しておくことにより当該プロセッサはプロセツザ間通
信制御語出力後、その制御語の受領通知を受けとること
になる。この動作はプロセッサ台数に無関係であり、矛
盾することは無い。
プロセッサ間通信制御語は、前記構成の他に、（７）
メモリアドレス等を含む２語長のものも定義することが
可能である。捷プこ、すべてのプロセッサが処理先識別
メモリ部において、特定の処理要求先を自ブロセツザ宛
に設定することにより、任意のプロセッサがすべてのプ
ロセッサに対し、同時に通信することが可能である。こ
の機能は通信制御処理装置の初期化時あるいは緊急事象
発生時等の通信に利用できる。
可能である。捷プこ、すべてのプロセッサが処理先識別
メモリ部において、特定の処理要求先を自ブロセツザ宛
に設定することにより、任意のプロセッサがすべてのプ
ロセッサに対し、同時に通信することが可能である。こ
の機能は通信制御処理装置の初期化時あるいは緊急事象
発生時等の通信に利用できる。
〈効 果〉
この発明によれば、以下の効果が得られる。
（ａ） システムの規模に応じ、プログラノ・の変更な
しに、プロセッサの台数を最適化できるので、通信制御
処理装置のコストパフォーマンスの向上が可能となる。
しに、プロセッサの台数を最適化できるので、通信制御
処理装置のコストパフォーマンスの向上が可能となる。
捷だ、システムのサービス開始後、当初予定以上のトラ
ヒック増により通信制御処理装置の所要スルーブツトが
増加してもプロセッサボードの挿入により装置の処理能
力を向上できる（フィールドアップグレーダプルが容易
）。
ヒック増により通信制御処理装置の所要スルーブツトが
増加してもプロセッサボードの挿入により装置の処理能
力を向上できる（フィールドアップグレーダプルが容易
）。
（ｂ） 機能分散型、負荷分散型あるいは混在型のい（
８） ずれの型式のマルチプロセッサへ適用できる。
８） ずれの型式のマルチプロセッサへ適用できる。
第１図は従来のマルチプロセッサ装置を示すブロック図
例、第２図はこの発明の実施例を示すブロック図、第３
図はこの発明の実施例で使用するプロセッサ間通信制御
語のフォーマット例を示す図、第４図はこの発明の実施
例における処理要求先識別メモリ部の構成例を示す図で
ある。 １０：共通メモリ、１１：メモリバス、１２゜１３：プ
ロセッサ、１４．Ｉｓ：プロセッサ間相互の割込み信号
線、２０１，２０２：プロセッサ、２１１，２１２：プ
ロセッサ内のＣＰ Ｕ。 ２２１．２２２：出力したプロセッサ間通信制御語保持
レジスタ、２３１，２３２：通信バス制御回路、２４：
通信バス競合制御回路、２５１．２５２＝処理要求先識
別メモリ部、２６１゜２６２＝入力すべきプロセッサ間
通信制御語保持レジスタ、２７１，２７２：専用メモリ
、２８：通信バスのデータバス、２９：通信バスの制御
信号線バス、３０：共通メモリ、３１：メモリバス。 特許出願人 日本電信電話公社 代 理 人 草 野 卓 （１１） 才３ 図 第４ 図
例、第２図はこの発明の実施例を示すブロック図、第３
図はこの発明の実施例で使用するプロセッサ間通信制御
語のフォーマット例を示す図、第４図はこの発明の実施
例における処理要求先識別メモリ部の構成例を示す図で
ある。 １０：共通メモリ、１１：メモリバス、１２゜１３：プ
ロセッサ、１４．Ｉｓ：プロセッサ間相互の割込み信号
線、２０１，２０２：プロセッサ、２１１，２１２：プ
ロセッサ内のＣＰ Ｕ。 ２２１．２２２：出力したプロセッサ間通信制御語保持
レジスタ、２３１，２３２：通信バス制御回路、２４：
通信バス競合制御回路、２５１．２５２＝処理要求先識
別メモリ部、２６１゜２６２＝入力すべきプロセッサ間
通信制御語保持レジスタ、２７１，２７２：専用メモリ
、２８：通信バスのデータバス、２９：通信バスの制御
信号線バス、３０：共通メモリ、３１：メモリバス。 特許出願人 日本電信電話公社 代 理 人 草 野 卓 （１１） 才３ 図 第４ 図
Claims (1)
- （１）複数のプロセッサから構成される通信制御処理装
置において、少くとも処理要求先フィールド、処理要求
種別フィールド及び処理要求元フィールドを含むプロセ
ッサ間通信制御語転送用の通信バスが前記各プロセッサ
間に接続され、各プロセッサには処理先識別メモリ部が
内蔵され、任意のプロセッサから前記通信バス上に前記
プロセッサ間通信制御語が出力された時、個々のプロセ
ッサはそのプロセッサ間通信制御語の処理要求先フィー
ルドの内容をアドレスとして前記処理先識別メモリ部が
読出され、その読出し出力結果によりそのプロセッサ間
通信制御語が自プロセッサ宛か否かを判別することを特
徴とする通信制御処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113348A JPS605368A (ja) | 1983-06-22 | 1983-06-22 | 通信制御処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113348A JPS605368A (ja) | 1983-06-22 | 1983-06-22 | 通信制御処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605368A true JPS605368A (ja) | 1985-01-11 |
Family
ID=14609972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113348A Pending JPS605368A (ja) | 1983-06-22 | 1983-06-22 | 通信制御処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325757A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 情報処理装置の通信制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979137A (ja) * | 1972-12-01 | 1974-07-31 |
-
1983
- 1983-06-22 JP JP58113348A patent/JPS605368A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979137A (ja) * | 1972-12-01 | 1974-07-31 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325757A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 情報処理装置の通信制御方式 |
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